Товары в корзине: 0 шт Оформить заказ
Стр. 1
 

214 страниц

1095.00 ₽

Купить официальный бумажный документ с голограммой и синими печатями. подробнее

Официально распространяем нормативную документацию с 1999 года. Пробиваем чеки, платим налоги, принимаем к оплате все законные формы платежей без дополнительных процентов. Наши клиенты защищены Законом. ООО "ЦНТИ Нормоконтроль".

Наши цены ниже, чем в других местах, потому что мы работаем напрямую с поставщиками документов.

Способы доставки

  • Срочная курьерская доставка (1-3 дня)
  • Курьерская доставка (7 дней)
  • Самовывоз из московского офиса
  • Почта РФ

Устанавливает требования к интерфейсной системе, используемой для взаимного соединения устройств обработки, запоминания данных и управления периферией в единый аппаратный комплекс

Показать даты введения Admin

Страница 1

ГОСТ Р МЭК 821-2000 ГОСУДАРСТВЕННЫЙ СТАНДАРТ РОССИЙСКОЙ ФЕДЕРАЦИИ

МАГИСТРАЛЬ МИКРОПРОЦЕССОРНЫХ СИСТЕМ ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ РАЗРЯДНОСТЬЮ ОТ 1 ДО 4 БАЙТОВ (МАГИСТРАЛЬ УМЕ)

Издание официальное

ГОССТАНДАРТ РОССИИ Москва

Страница 2

ГОСТ РМЭК 821-2000

Предисловие

1    РАЗРАБОТАН Нижегородским научно-исследовательским приборостроительным институтом «Кварц»(ННИПИ * Кварц*) и Научно-исследовательским институтом стандартизации и унификации (НИИСУ)

ВНЕСЕН Всероссийским научно-исследовательским институтом «Эталон*

2    ПРИНЯТ И ВВЕДЕН В ДЕЙСТВИЕ Постановлением Госстандарта России от 4апреля 2000 г. № 90-ст

3    Настоящий стандарт содержит полный аутентичный текст международного стандарта МЭК 821-91 «Магистраль микропроцессорных систем для обмена информацией разрядностью от 1 до 4 байтов ( Магистраль VM Е )*

4    ВВЕДЕН ВПЕРВЫЕ

© И ПК Издательство стандартов. 2000

Настоящий стандарт не может быть полностью или частично воспроизведен, тиражирован и распространен в качестве официального и здания без разрешения Госстандарта России

Страница 3

ГОСТ РМЭК 821-2000

Содержание

1    Область применения.......................I

1.1    Назначение стандарта магистрали VME................I

1.2    Элементы интерфейсной системы..................1

1.2.1    Основные определения....................1

1.2.1.1    Термины, используемые для описания механических конструкций магистрали

VME..............................................1

1.2.1.2    Термины, используемые для описания функциональной структуры магистрали

V.ME.......................2

1.2.1.3    Типы ииклов магистрали VME...............4

1.2.2    Основная структура магистрали VME...............5

1.3    Диаграммы, используемые в стандарте магистрат VME...........5

1.4    Терминология.......................7

1.4.1    Состояния снгнатьных линий..................8

1.4.2    Использование звездочки ("*).................8

1.5    Технические требования к протоколу.................8

1.5.1    Взаимосвязанные сигналы магистрааи...............9

1.5.2    Широковещательные сигналы магистрат..............10

1.6    Примеры функционирования систем и пояснения.............10

2    Шина пересылки данных    магистрат VME................10

2.1    Введение.........................10

2.2    Линии шины пересылки данных..................12

2.2.1    Линии адресации.....................12

2.2.2    Линии модификатора адреса..................13

2.2.3    Линин данных......................16

2.2.4    Линии управления шины пересылки данных.............16

2.2.4.1    Линия AS*.....................16

2.2.4.2    Линии DS0* и DS1“..................16

2.2.4.3    Линия DTACK*...................17

2.2.4.4    Линия BERR*...................17

2 2.4.5 Линия WRITE-...................17

2.3    Функциональные блоки шины пересылки данных.............17

2.3.1    Задатчик.......................17

2.3.2    Исполнитель.......................19

2.3.3    Шинный таймер.....................20

2.3.4    Адресный монитор.....................21

2.3.5    Режимы адресации.....................22

2.3.6    Основные функциональные возможности пересылки данных........23

2.3.7    Возможности блочной пересылки................25

2.3.8    Функциональная возможность Чтение—Модификация—Запись........27

2.3.9    Возможности невыровненных пересылок..............28

2.3.10    Возможность использования цикла Только Адрес...........30

2.3.11    Взаимодействие между функциональными блоками шины пересылки данных .    .    30

2.4    Типичные примеры работы....................31

2.4.1    Типичные циклы пересылки данных...............32

2.4.2    Конвейерная адресация...................36

2.5    Получение права на использование шины пересылки данных..........37

2.6    Правила и замечания по временнйм соотношениям сигналов шины пересылки данных . .    38

3    Шина арбитража.......................72

3.1    Основные принципы арбитража шины................72

3.1.1    Типы арбитража......................72

3.2    Линии шины арбитража.....................74

3.2.1    Линии запроса и предоставления шины...............75

3.2.2    Линия сигнала занятости шины (BBSY*)..............75

3.2.3    Линия очистки шины (BCLR*).................75

III

Страница 4

ГОСТРМЭК 821-2000

3.3    Функциональные блоки.....................76

3.3.1    Арбитр.......................78

3.3.2    'Запросчик.......................79

3.3.3    Зааагаик шины пересылки данных................80

3.3.3.1    Освобождение шины пересылки данных............80

3.3.3.2    Получение права на использование шины пересыпки данных......81

3.3.3.3    Дополнительная информация................81

3.4    Типичные примеры работы . ...................81

3.4.1    Арбитраж запросов шины двух различных уровней...........81

3.4.2    Арбитраж двух запросов шины на одной линии запроса..........85

3.5    Условия возникновения гонок между сигналами запроса задатчика и предоставления шины

арбитра.........................89

4    Шина приоритетных прерываний...................91

4.1    Введение.........................91

4.1.1    Системы прерываний с одним обработчиком.............91

4.1.2    Распределенные системы прерываний...............91

4.2    Линии шины приоритетных прерываний................91

4.2.1    Линии запроса прерывания..................91

4.2.2    Линия подтверждения прерывания................93

4.2.3    Цепочка подтверждения прерывания (IACKINV1ACKOUT*)........93

4.3    Функциональные блоки шины приоритетных прерываний. Общее описание.....94

4.3.1    Обработчики прерываний...................94

4.3.2    Прерывательи его функции..................97

4.3.3    Формирователь цепочки подтверждения прерывания...........99

4.3.4    Возможности обработки прерывания...............100

4.3.5    Возможности запроса прерывания................100

4.3.6    Возможности пересылки информации статуса/идентификации........100

4.3.7    Возможность снятия запросов прерываний..............101

4.3.S Взаимодействие между функциональными блоками шины приоритетных    прерываний    103

4.4    Типичные примеры работы ....................104

4.4.1    Работа с одним обработчиком прерываний..............105

4.4.2    Работа распределенных систем прерывания.............105

4.4.2.1    Распределенные системы прерывания с семью обработчиками прерываний    .    105

4.4.2.2    Распределенные системы прерывания с двумя—шестью обработчиками    .    .105

4.4.3    Типичный пример работы системы прерывания с одним обработчиком    ....    105

4.4.4    Пример назначения приоритетов двум прерываниям в распределенной системе прерывания ........................110

4.5    Условия возникновения гонок...................112

4.6    Правши и замечания по временным соотношениям сигналов шины приоритетных прерываний ..........................113

5    Служебная шина.......................132

5.1    Введение.........................132

5.2    Сигнальные линии служебной шины.................132

5.3    Функциональные блоки служебной шины...............132

5.3.1    Формирователь системного тактового сигнала.............132

5.3.2    Формирователь тактового сигнала последовательной магистрали.......132

5.3.3    Блок контроля питания...................132

5.4    Инициализация и диагностика системы................135

5.5    Контакты питания......................137

5.6    Резервная линия.......................138

6    Электрические характеристики магистрали VME..............138

6.1    Введение.........................138

6.2    Распределение питания.....................139

6.2.1    Технические требования к источникам питания постоянного тока.......139

6.2.2    Электрические параметры гнездовых и штыревых соединителей.......139

IV

Страница 5

ГОСТ РМЭК 821-2000

6.3    Электрические характеристики сигналов................140

6.4    Требования к характеристикам формирователей и приемников сигналов магистрали ... 140

6.4.1    Определение типов формирователей магистрали............141

6.4.2    Требования к характеристикам формирователей и нагрузок для всех линий . . .    .141

6.4.2.1    Требования к характеристикам формирователей с тремя состояниями и нагрузок для сильноточных линий AS*, DS0*, DS1*..........141

6.4.2.2    Требования к характеристикам формирователей с тремя состояниями и нагру

зок для стандартных линий А01— АЗ I, D00— D3LAM0—АМ5,IACK*, LWORD*, WRITE*......................142

6.4.2.3    Требования к характеристикам формирователей с двумя состояниями и нагрузок для сильноточных линий SERCLK, SYSCLK, BCLR*......142

6.4.2.4    Требования к характеристикам формирователей с двумя состояниями и нагрузок для стандартных линий BG0OUT*-BG3OUT7BG0IN*-BG3IN*.

I АС КО LTP/IAC KIN*..................143

6.4.2.3 Требования к характеристикам формирователей с открытым коллектором и нагрузок для линий BR0*-BR3*, BBSY*, IRQT-IRQ7\ DTACK*, BERR*, SYSFA1L*. SYSRESEP, AC FAIL* и IACK*..........143

6.5    Межсоединения сигнальных линий объединительной платы..........144

6.5.1    Оконечные нагрузки....................144

6.5.2    Ват новое сопротивление..................145

6.5.3    Дополнительные сведения...................147

6.6    Сигналы, определяемые пользователем................148

6.7    Формирователи и оконечные нагрузки сигнальных линий...........148

7 Требования к механическим конструкциям................149

7.1    Введение.........................149

7.2    Печатные платы модулей магистрали VME...............150

7.2.1    Платы модулей одинарной высоты................150

7.2.2    Платы модулей двойной высоты.................151

7.2.3    Соедишгтели печатных плат модулей...............151

7.2.4    Компоновка модуля....................151

7.2.5    Ширина модуля......................152

7.2.6    Коробление печатной платы модуля, длина выводов и высота элементов .    .    .    .152

7.3    Передние панели.......................152

7.3.1    Рукоятки.......................152

7.3.2    Крепление передних панелей..................153

7.3.3    Размеры передней панели...................153

7.3.4    Панели-заглушки.....................153

7.3.5    Эжекторы и инжекторы модулей.................154

7.4    Объединительные платы.....................154

7.4.1    Требования к размерам объединительной платы............154

7.4.2    Оконечные нагрузки сигнальных линий..............155

7.5    Сборка каркасов магистрали V.ME..................155

7.5.1    Каркасы и ширина теш...................155

7.5.2    Размеры каркаса.....................155

7.6    Соединители объединительных плат и модулей магистрали VME.........175

7.6.1    Распределение сигналов по контактам соединителей J1/Р1.........175

7.6.2    Распределение сигналов по контактам соединителей J2/P2.........175

Приложение А Словарь специальных терминов, используемых дтя описания магистрали VMЕ . 177

Приложение В Описание сигналов на выходах соединителей магистрали VME......180

Приложение С Использование линий SERCLK и SERDAT*...........183

Приложение D .Метастабильность и ресинхронизация..............185

Приложение Е Допустимые поднаборы возможностей.............198

Приложение F Библиография.....................203

Страница 6

ГОСТ РМЭК 821-2000

11еречснь рисунков

1.1    Элементы системы, определенные настоящим стандартом..........2

1.2    Функциональные блоки и шины, определяемые настоящим стандартом......6

1.3    Система обозначений, применяемых при изображении временнбй диаграммы сигналов . .    9

2.1    Схема взаимодействия шины пересылки данных с функциональными    блоками ... II

2.2    Схема взаимодействия задатчика с магистралью............18

2.3    Схема взаимодействия исполнителя с магистралью............19

2.4    Схема взаимодействия шинного таймера с магистралью...........20

2.5    Схема взаимодействия адресного монитора с магистралью..........21

2.6    Четыре способа размещения в памяти 32 разрядов данных..........28

2.7    Четыре способа размещения в памяти 16 разрядов данных..........29

2.8    Пример однобайтового цикла считывания..............32

2.9    Пример двухбайтового цикла записи................34

2.10    Пример четырехбайтового цикла записи..............35

2.11    Последовательность смены задатчика шипы пересылки    данных........37

2.12    Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ

и АДРЕСНЫЙ МОНИТОР (Все типы циклов)............53

2.13    Временная диаграмма широковещательной пересылки адреса. ЗАДЛГЧИК, ИСПОЛНИ! ЕЛЬ

и .АДРЕСНЫЙ МОНИТОР. (Пересылка одного четного байта; пересылка одного нечетного байта; двухбайтовые пересылки; четырехбайтовые    пересылки:    невыровненные пересылки) 54

2.14    Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ

и АДРЕСНЫЙ МОНИТОР. (Однобайтовые блочные пересылки; двухбайтовые блочные пересылки; четырехбайтовые блочные пересылки)............55

2.15    Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ

и АДРЕСНЫЙ МОНИТОР. (Однобайтовые циклы Чтение—Модификация—'Запись; двухбайтовые циклы Чтение—Модификация—Запись; четырехбайтовые циклы Чтение—Модификация—Запись) ......................56

2.16    Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ

МОН ИТОР. (Считывание байта (0); считывание байта (1); считывание байта (2); считывание байта (3); считывание байтов (0—2); считывание байтов (1—3); однобайтовое блочное считывание).......................57

2.17    Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ

МОНИТОР. (Считывание байтов (0—1); считывание байтов (2—3); считывание байтов (0—3); считывание байтов (1-2); двухбайтовое блочное считывание; четырехбайтовое блочное считывание) .......................    59

2.18    Временн&я диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ

МОН ИТОР. (Запись байта (0); запись байта (I); запись байта (2); запись байта (3); запись байтов (0—2); запись байтов (1—3); однобайтовая блочная запись).......61

2.19    Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ

МОНИТОР. (Запись байтов(0—1); запись байтов (2—3); запись байтов (0—3); запись байтов (1—2); двухбайтовая блочная запись; четырехбайтовая блочная запись)    63

2.20    Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ

МОНИТОР. (Однобайтовый цикл Чтение—Модификация—Запись).......65

2.21    Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ

МОНИТОР. (Двухбайтовые циклы Чтение—Модификация—Запись; четырехбайтовые никлы Чтение—Модификация-Запись)..................66

2.22    Временная диаграмма адресного строба между циклами...........67

2.23    Временная диаграмма стробов данных между циклами. За циклом, в котором оба строба

данных устанавливаются низкими, следует цикл, в котором один или оба строба устанавливаются низкими.......................68

2.24    Временная диаграмма стробов данных между циклами. За циклом, в котором один из стробов

данных устанавливается низким, следует цикл, в котором один или оба строба устанавливаются низкими.......................69

2.25    Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и ШИННЫЙ ТАЙМЕР. (Цикл с тайм-аутом) ...................70

VI

Страница 7

ГОСТ РМЭК 821-2000

2.26    Временная диаграмма передачи управления шиной пересылки данных. ЗАДАТЧИК    .    .    .71

3.1    Схема взаимодействия шины арбтража с функциональными блоками......73

3.2    Иллюстрация последовательных цепочек предоставления шины.........74

3.3    Схема взаимодействия арбитра с магистралью VME............76

3.4    Схема взаимодействия запросчика с магистралью VME............77

3.5    Алгоритм арбитража. Два запросчика, два уровня запросов...........82

3.6    Диаграмма последовательности арбитража. Два запросчика, два уровня запросов ....    85

3.7    Алгоритм арбитража. Два запросчика, один и тот же уровень запроса.......86

3.8    Диаграмма последовательности арбитража. Два запросчика, один и тот же уровень запросов    90

4.1    Схема взаимодействия шины приоритетных прерываний с функциональными блоками    .    .    92

4.2    Структурная схема системы прерывания с одним обработчиком........93

4.3    Структурная схема распределенной системы прерывания...........94

4.4    Последовательная цепочка IACKIN */IACKOUT*............95

4.5    Схема взаимодействия обработчика прерываний с магистралью V.ME.......96

4.6    Схема взаимодействия прерывателя с магистралью VME...........98

4.7    Схема взаимодействия формирователя цепочки подтверждения прерывания с магистралью

VME..........................99

4.8    Освобождение линий запроса прерывания прерывателями типов ROAK и RORA    .    .    .    102

4.9    Формирователь цепочки подтверждения прерывания и прерыватель в одном и том же модуле    103

4.10    Два прерывателя в одном и том же модуле...............104

4.11    Три фазы последовательности обработки прерывания............104

4.12    Два обработчика прерываний, каждый из которых контролирует одну линию запроса прерывания ...............................106

4.13    Два обработчика прерываний, каждый из которых контролирует несколько линий запроса

прерывания........................106

4.14    Алгоритм работы    системы прерывания с одним обработчиком..........107

4.15    Алгоритм работы распределенной системы прерывания с двумя обработчиками прерываний 111

4.16    Временная диаграмма выбора прерывателя. ОБРАБОТЧИК ПРЕРЫВАНИЙ и ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания).....123

4.17    Временная диаграмма выбора прерывателя. ФОРМИРОВАТЕЛЬ ЦЕПОЧКИ ПОДТВЕРЖ

ДЕН ИЯЯ ПРЕРЫВАНИЯЯ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания) ..........................124

4.18    Временная диаграмма выбора прерывателя. Участвующий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и

четырехбайтовые циклы подтверждения прерывания)............125

4.19    Временная диаграмма выбора прерывателя. Отвечающий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и

четырехбайтовые циклы подтверждения прерывания)............126

4.20    Временная диаграмма пересылки информации статуса/идентификации. ОБРАБОТЧИК ПРЕРЫВАНИЙ. (Однобайтовый цикл подтверждения прерывания)........127

4.21    Временная диаграмма пересылки информации статуса/идентификации. ОБРАБОТЧИ К11РЕ-

РЫВАНИЙ. (Двух- и четырехбайтовый циклы подтверждения прерывания) .    .    .    .128

4.22    Временная диаграмма пересылки информации статуса/идентификации. Отвечающий ПРЕРЫВАТЕЛЬ. (Однобайтовый цикл подтверждения прерывания).........129

4.23    Временная диаграмма пересылки информации статуса/идентификации. Отвечающий ПРЕРЫВАТЕЛЬ. (Ддух- и четырехбайтовый циклы подтверждения прерывания).....130

4.24    Временная диаграмма работы цепочки подтверждения прерывания между циклами ФОР

МИРОВАТЕЛЬ ЦЕПОЧКИ ПОДТВЕРЖДЕН ИЯЯ ПРЕРЫВАНИЯЯ. отвечающий ПРЕРЫ-ВАТЕЛ Ь и участвующий 11РЕРЫ ВАТЕЛ Ь................131

5.1    Схема взаимодействия служебной шины с функциональными блоками.......133

5.2    Временная диаграмма работы формирователя системного тактового сигнала......134

5.3    Схема взаимодействия блока контроля питания с устройствами магистрали VME .... 134

5.4    Временная диаграмма работы блока контроля питания в случае отказ;» питания.....135

5.5    Временная диаграмма работы блока контроля питания при включении системы.....135

5.6    Временная диаграмма сигналов SYSRESET* и SYSFA1L*...........137

5.7    Оценка значения тока для контактов питания..............138

6.1    Уровни логических сигналов...................140

Страница 8

ГОСТРМЭК 821-2000

6.2    Стандартные оконечные нагрузки магистрали..............145

6.3    Поперечное сечение микрополосковой сигнальной линии объединительной платы .    .    .146

6.4    Зависимость волнового сопротивления Z от ширины сигнальной линии......146

6.5    Зависимость погонной емкости С0 от ширины сигнальной линии........147

7.1    Каркас с модулями разной высоты.................156

7.2    Основные размеры печатной платы одинарной высоты............157

7.3    Основные размеры печатной платы двойной высоты.............158

7.4    Расположение соединителей на платах одинарной и двойной высоты........159

7.5    Поперечный разрез печатной платы, соединителя, объединительной платы и передней

панели..........................160

7.6    Высота ЭРЭ, длина выводов, коробление печатных плат...........161

7.7    Передняя панель одинарной высоты, одинарной ширины...........162

7.8    Передняя панель двойной высоты, одинарной ширины............163

7.9    Крепежные угольники передней панели и размеры модуля одинарной высоты.....164

7.10    Крепежные угольники передней панели и размеры модуля двойной высоты.....165

7.11    Панель-заглушка одинарной высоты.................166

7.12    Панель-заглушка двойной высоты.................167

7.13    Габаритные и присоединительные размеры объединительных платЛ nJ2.....168

7.14    Детальные размеры объединительных платЛ и J2............169

7.15    Габаритные и присоединительные размеры комбинированной объединительной платы J1/J2 170

7.16    Детальные размеры комбинированной объединительной платы JI/J2.......171

7.17    Расположение оконечных нагрузок вне объединительной платы (вид на объединительную

плату сверху).......................172

7.18    Расположение оконечных нагрузок непосредственно на объединительной плате (вид на объединительную плату сверху) ....................173

7.19    Каркас на 21 гнездо......................173

7.20    Направляющие модулей.....................174

Перечень таблиц

2.1    Категории байтовых ячеек....................12

2.2    Использование сигналов DS0*, DS1*. Л01 и LWORD* для выбора байтовых ячеек ...    12

2.3    Коды модификатора адреса....................14

2.4    Использование линий данных для доступа к байтовым ячейкам.........16

2.5    Задатчики. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.2 пунктиром ...................18

2.6    Исполнители. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.3 пунктиром..................19

2.7    Использование мнемонического обозначения ВТО(х) для указания тайм-аута шинных тай

меров .........................20

2.8    Адресный монитор. Правила и разрешения для контроля сигнальных линий, отмеченных на

рисунке 2.5 пунктиром....................21

2.9    Мнемонические обозначения режимов адресации..............22

2.10    Мнемонические обозначения основных возможностей пересылки данных......24

2.11    Мнемоническое обозначение возможностей блочных пересылок.........26

2.12    Мнемоническое обозначение возможностей цикла Чтение—Модификация—Запись ....    27

2.13    Пересылка 32 разрядов данных с использованием кратиобайтовых циклов......28

2.14    Пересылка 16 разрядов данных с использованием кратнобайтовых циклов......29

2.15    Мнемоническое обозначение возможности невыровненных пересылок......30

2.16    Мнемоническое обозначение возможности цикла Только Адрес.........30

2.17    Перечень временных диаграмм, определяющих работу задатчиков, отвечающих исполнителей

и адресных мониторов (временные параметры указаны в таблице 2.22)......39

2.18    Определение мнемонических обозначений, употребляемых в таблицах 2.19—2.21    ....    40

Страница 9

ГОСТ РМЭК 821-2000

2.19    Использование адресных линий для выбора четырехбайтовой группы.......41

2.20    Использование DSO*. DS1", А01 и LWORD* во время различных циклов......42

2.21    Использование линий данных для пересылки данных............43

2.22    Значения параметров временнйх соотношений для задатчика, исполнителя и адресного монитора ..........................45

2.23    Значения параметров временнйх соотношений для шинного таймера........46

2.24    Задатчик. Правила и замечания по временнйм соотношениям.........46

2.25    Исполнитель. Правила и замечания по временнйм соотношениям........49

2.26    Адресный монитор. Замечания по временнйм соотношениям..........52

2.27    Шинный таймер. Правила по временнйм соотношениям..........53

3.1    Арбитры. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных

на рисунке 3.3 пунктиром....................77

3.2    Запросчики. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 3.4 пунктиром.................78

4.1    Обработчик прерываний. Правила и разрешения для возбуждения и контроля сигнальных

линий, отмеченных на рисунке 4.5 пунктиром..............96

4.2    Прерыватели. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 4.6 пунктиром.................99

4.3    Использование мнемонического обозначения 1Н( )для описания возможностей обработки

прерываний........................100

4.4    Использование мнемонического обозначения 1() для описания возможностей формирования

запроса прерывания......................100

4.5    Мнемонические обозначения для описания возможностей по пересылке информации статуса/идентификации .......................100

4.6    Мнемонические обозначения для описания возможностей освобождения линии запроса прерывания ..........................102

4.7    Трехразрядный код подтверждения прерывания..............110

4.8    Перечень временнйх диаграмм, определяющих работу обработчика прерываний и прерывателя ..........................113

4.9    Перечень временнйх диаграмм, определяющих работу формирователя цепочки подтверждения прерывания .......................114

4.10    Перечень временнйх диаграмм, определяющих работу участвующего прерывателя    .    .    .114

4.11    Перечень временнйх диаграмм, определяющих работу отвечающего прерывателя    .    .    .114

4.12    Определение мнемонических обозначений, используемых в таблицах 4.13—4.15    .    .    .    .114

4.13    Использование линий Л01— ЛОЗ и IACK4 во время циклов подтверждения прерывания    .115

4.14    Использование линий DSI4. DS0*, LWORD* и WRITE* во время циклов подтверждения

прерывания........................115

4.15    Использование линий данных DOO—D31 для пересылки информации статуса/идентификации ..........................116

4.16    Значения параметров временнйх соотношений для обработчиков прерываний, прерывателей

и формирователей цепочки подтверждения прерывания...........116

4.17    Обработчик прерываний. Правила и замечания по временнйм соотношениям.....117

4.18    Прерыватель. Правила к замечания по временнйм соотношениям........119

4.19    Формирователь цепочки подтверждения прерывания. Правила и замечания по временнйм

соотношениям.......................122

5.1    Правила возбуждения функциональными блоками сигналов в процессе включения и выключения питания.......................136

6.1    Технические характеристики питающих напряжений магистрали.........139

6.2    Требования к характеристикам формирователей и приемников сигналов магистрат .    .141

6.3    Сводная таблица типов формирователей магистрали............148

7.1    Распределение сигналов по контактам соединителей J1/P1..........175

7.2    Распределение сигналов по контактам соединителей J2/P2..........176

IX

Страница 10

ГОСТ РМЭК 821-2000

Введение

Настоящий стандарт определяет магистраль, реализуемую па объединительной плате (объединительных платах) и обладающую высокими техническими характеристиками. Магистраль предназначенадля использования в микрокомпьютерных системах, в которых задействованы один или несколько микропроцессоров.

Основой стандарта являются «Общие технические требования на магистраль VME*. изданные группой изготовителей VME-магистральных изделий в августе 1982 г. Магистраль VME состоит из следующих четырех субмагистралей (далее — шин): шины пересылки данных, шины приоритетных прерываний, шины арбитража и служебной шины.

Шина пересылки данных выполняет 8 -, 16- и 32-разрядные пересылки данных. Линии данных и адресов не мультиплексируются. Протоколы пересылки являются асинхронными. Пересылки полностью квитируются. Шина приоритетных прерываний обеспечивает прерывания в реальном времени. Передача управления магистралью выполняется шиной арбитража, которая позволяет реализовать алгоритмы кругового и приоритетного арбитража. Служебная шина обеспечивает синхронизацию в процессе включения и выключения тетания.Требования к механическим конструкциям модулей, объединительных плат, каркасов и оболочек основаны на соответствующих требованиях Публикации МЭК 11J. |2).

Перечень нормативной документации, на которую делаются ссылки в настоящем стандарте, приведен в ссылочных материалах.

Настоящий стандарт соответствует международному стандарту МЭК 821 (второе издание. 1991 г.).

X

Страница 11

ГОСТ Р МЭК 821-2000 СТАНДАРТ РОССИЙСКОЙ ФЕДЕРАЦИИ

ГО С УДАРСТ В Е Н Н Ы Й

МАГИСТРАЛЬ МИКРОПРОЦЕССОРНЫХ СИСТЕМ ДЛЯЯ ОБМЕНА ИНФОРМАЦИЕЙ РАЗРЯЯДНОСТЬЮ ОТ I ДО 4 БАЙТОВ (МАГИСТРАЛЬ VME)

I ЕС 821 VM Е bus.

Microprocessor system bus lor 1 bvtc to 4 byte data

Дата введения 2001 —01—01

1 Область применения

1.1    Назначение стандарта магистрали VME

Настоящий стандарт устанавливает требования к интерфейсной системе, используемой для взаимного соединения устройств обработки, запоминания данных и управления периферией (в дальнейшем — устройств) «единый аппаратный комплекс, и предназначен для решения следующих задач:

-    обеспечение обмена информацией между устройствами по магистрат без вмешательства во внутренние операции других устройств, сопряженных с этой магистралью;

-    определение электрических и конструктивных характеристик системы, необходимых для проектирования устройств, которые будут иметь надежную и однозначную связь с другими устройствами. сопряженными с магистралью;

-    установление протоколов, которые однозначно определяют порядок взаимодействия между магистралью и сопряженными с ней устройствами;

-    введение терминов и определений, которые употребляются для описания системного протокола;

-    предоставление существенной свободы проектирования, позволяющей разработчику оптимизировать стоимость и/или рабочие характеристики, не влияющие на системную совместимость;

-    предоста&тение системы, в которой рабочие характеристики в основном ограничиваются устройствами, а не интерфейсной системой.

1.2    Элеме1гты интерфейсной системы

1.2.1    Основные определения

Структура магистрали VME может быть описана с двух точек зрения: механической конструкции и функциональной структуры.

Конструктивные технические требования содержат данные о физических размерах каркасов, объединительных плат, передних панелей, модулей и т.д.

Функциональные технические требования содержат данные о принципах работы магистрали, функциональных блоков, задействованных в каждой операции, и правилах, которые определяют их поведение.

Данный раздел содержит не претендующие на строгость определения некоторых основных терминов, употребляемых для описания структурной схемы и механических конструкций магистрали V.ME

1.2.1.1    Термины, испыьзуемые d/я описания механических конструкций магистрат УМЕ

объединительная плата (backplane): Печатная плата с %-контактнымн соединителями и печатными сигнальными проводниками, которые соединяют соответствующие контакты этих соединителей. Некоторые системы магисграли V.ME имеют единственную печатную плату — объединительную

Ища ни с официальное *

I

l-J- J644

Страница 12

ГОСТРМЭК 821-2000

плату Л.Она содержит печатные сигнальные проводники, требуемые для выполнения основных операций. Другие системы магистрали VM Е имеют также дополнительную печатную плату — объединительную плату J2. Она содержит дополнительные 96-контактные соединители и печатные сигнальные проводники, требуемые для пересылок данных и адресов повышенной разрядности. Наконец, третьи имеют комбинированную печатную плату — объединительную плату JI/J2. которая содержит печатные сигнальные проводники и соединители объединительных плат JI и J2.

модуль (board): Печатная плата с набором электроралиоэлементов и одним или двумя 96-кон-тактными соединителями, которые могут сочленяться с соединителями объединительной платы.

гнездо (slot): Место перед объединительной платой (платами), куда помещается модуль для сочленения с соединителем (соединителями) этой платы. Если система имеет обе платы J1 и J2 или комбинированную объединительную плату JI/J2, то каждое гнездо имеет два 96-контактных соединителя. Если система имеет только одну плату JI, то каждое гнездо имеет один 96-контактный соединитель.

каркас (subrack): Жесткая рамочная несушая конструкция, обеспечивающая механическую поддержку модулей, вставляемых в объединительную плату, надлежащее сочленение соединителей, отсутствие контакта между соседними модулями, распределение охлаждающих воздушных потоков в системе и невозможность нарушения контакта между вставленными модулями и объединительной татой вследствие вибраиин или ударов.

1.2.1.2 Термины, используемые для описания функциональной структуры магистрант УМЕ На рисунке 1.1 приведена упрощенная схема функциональной струкгуры системы, содержащая сигнальные линии, интерфейсную лотку объединительной платы и функциональные блоки.

Модуль    Подуть    памяги    Модуле

центрзлоиогопроцосиэра    вмаз-мл-иа

Рисунок 1.1 — Элементы системы, определенные настоящим стандартом

2

Страница 13

ГОСТ РМЭК 821-2000

интерфейсная логика объединительной платы магистрали VME (backplane interface logic):

Определенная логика, учитывающая характеристики объединительной платы: полное сопротивление ее сигнальных линий. Бремя распространения сигналов, значения оконечных нагрузок и т. д. Настоящий стандарт устанавливает правила проектирования такой логики с уметом максимальной длины объединительной платы и максимального количества гнезд для модулей.

функциональный блок (functional module): Совокупность электронных схем, расположенных на одном модуле магистрали VME и совместно выполняющих какую-то определенную задачу.

шина пересылки данных (data tansfer bus): Одна из четырех шин объединительной платы. Позволяет задатчикам устанавливать направление пересылок двоичных данных между ними и исполнителями.

цикл шины пересылки данных (data transfer bus cycle): Последовательность перепадов напряжения логических уровней на сигнальных линиях шины пересылки данных, которая реализует пересылку адреса или адреса и данных между задатчиком и исполнителем. Цикл шины пересылки данных подразделяется на две части:

-    широковещательная пересылка адреса:

-    пересылка данных, если она предусмотрена.

Предусмотрено 34 типа циклов шины пересылки данных. Они определены ниже в данном разделе.

задатчик (master): Функциональный блок, который инициирует никлы шины пересылки данных для пересылки данных между ним и исполнителем.

исполнитель (slave): Функциональный блок, который обнаруживает циклы шины пересылки данных, инициируемые задатчиком, и. когда эти циклы предусматривают его (исполнителя) участие, осуществляет пересылки данных между собой и задатчиком.

адресный монитор (location monitor): Функциональный блок, контролирующий пересылки по шине пересылки данных с пелью обнаружения обращений к ячейкам, которые ему предписано контролировать. Если происходи г обращение к одной из этих ячеек, адресный монитор вырабатывает внутримодульный сигнал.

шинный таймер (bus timer): Функциональный блок, который выполняег отсчет времени каждой пересылки по шине пересылки данных и завершает цикл шипы, если это время превышает разумные пределы. Без этого блока может возникнуть ситуация, при которой задатчик попытается выполнить операцию пересылки данных в/из какой-то несуществующей ячейки исполнителя и неопределенно долго ждать результаты. Шинный таймер предотвратит эту задержку завершением цикла.

шина приоритетных прерываний (priority interrupt bus): Одна из четырех шин объединительной платы магистрали VME, которая позва!яет прерывателям посылать запросы прерывания обработчикам прерываний.

прерыватель (interrupter): Функциональный блок, формирующий запрос прерывания на шине приоритетных прерываний, а затем предоставляющий информаиню статуса/идентификации по требованию обработчика прерываний.

обработчик прерываний (interrupt handler): Функциональный блок, обнаруживающий запросы прерывания, которые формируются прерывателями, и отвечающий на эти запросы требованием о предостаатении ему информации статуса/иде нтифи кап и и.

последовательная цепочка (далее — цепочка) (daisy-chain): Определенный тип сигнальной линии магистрали VME, используемой для распространения уровня сигнала от модуля к модулю, начиная с первого гнезда и кончая последним гнездом. Магистраль VME имеет четыре цепочки предо-сгаатепия шины и одну цепочку подтверждения прерывания.

формирователь последовательной цепочки подтверждения прерывания (IACK (interrupt acknowledge) daisy-chain driver): Функциональный блок, устанавливающий в активное состояние цепочку подтверждения прерывания всякий раз, когда обработчик прерываний подтверждает запрос прерывания. Такая цепочка гарантирует пересылку информации о статусе/идентификации по шине пересылки данных только от одного прерывателя, даже если запрос прерывания сформирован несколькими прерывателями.

шина арбитража (arhritration bus): Одна из четырех шин объединительной платы магистрали VME. Позволяет одному арбитру и нескольким запросчикам координировать порядок использования шины пересылки данных.

запросчик (requester): Функциональный блок, находящийся на одной плате с задатчиком или обработчиком прерываний и запрашивающий право на использование шины пересылки данных всякий раз, когда это потребуется его задатчику или обработчику прерываний.

3

Страница 14

ГОСТРМЭК 821-2000

арбитр (arbiter): Функциональный блок, который принимает запросы на использование шины от запросчиков и предоста&тяет управление шиной пересылки данных одновременно только одному запросчику.

служебная шина (utility bus): Одна из четырех шин объединительной платы магистрали VME. по которой перелаются периодические системные синхросигналы и сигналы, координирующие последовательность действий системы при включении и выключении питания.

формирователь системного тактового сигнала (system clock driver): Функциональный блок, подающий на служебную шину синхронизирующий сигнал частотой 16 МГц.

формирователь тактового сигнала последовательной магистрали (serial clock driver): Функциональный блок, подающий периодический тактовый сигнал, который синхронизирует работу магистрали МЭК 823 |5|. Хотя стандарт магистрали VME определяет формирователь тактового сигнала последовательной пересылки и и нем предусматриваются две сигнальные линии на объединительной плате, используемые магистралью М ЭК 823. протокол последней абсолютно не зависит от магистрали VME.

Технические требования к временным параметрам для формирователя тактового сигнала последовательной магистрали приведены в приложении С.

блок контроля питания (power monitor module): Функциональный блок, контролирующий состояние первичного источника питания системы магистрали VME и сигнализирующий о выходе параметров питания за пределы, гарангируюшие надежную работу системы. Поскольку большинство систем загнаиваются от источника переменного тока, блок котроля питания обычно проектируется с возможностью обнаружения состояния обесточивания сети переменного тока.

модуль системного контроллера (system controller board): Модуль, размещаемый в гнезде 1 объединительной платы магистрали VME и имеющий в своем составе формирователь системного тактового сигнала, арбитр, формирователь цепочки подтверждения прерывания и шинный таймер. Некоторые контроллеры содержат также формирователь тактового сигнала последовательной пересылки либо блок контроля питания, либо то и другое.

1.2.1.3 Типы циклов магистрат VME

цикл считывания (read cycle): Цикл шины пересылки данных, используемый для пересылки одного, двух, трех или четырех байтов от исполнителя задатчику. Цикл начинается, когда задатчик выполняет широковещательную пересылку адреса и модификатора адреса. Каждый исполнитель принимает адрес и модификатор адреса и проверяет, не он ли должен отвечать в этом цикле считывания. Если это так, он извлекает данные из своей внутренней памяти, помещает их на шину пересылки данных и подтверждает пересылку. После этого задатчик завершает цикл.

цикл записи (write cycle): Цикл шины пересылки данных, используемый для пересылки одного, двух, трех или четырех байтов от задатчика исполнителю. Цикл начинается, когда задатчик выполняет широковещательную пересылку адреса и модификатора адреса и помешает данные на шину пересылки данных. Каждый исполнитель принимает адрес и модификатор адреса и проверяет, не он ли должен отвечать в этом цикле. Если это так, он запоминает эти данные и затем подтверждает пересылку. Посте этого задатчик завершает цикл.

цикл блочного считывания (block read cycle): Цикл шины пересылки данных, используемый для пересылки блока размером от 1 до 256 байтов от исполнителя задатчику. Эта пересылка выполняется с использованием ряда последовательных одно-, двух- или четырехбайтовых пересылок. После начала блочной пересылки задатчик не освобождает шину пересылки данных до тех пор. пока нм не будут считаны все байты. Цикл блочного считывания отличается отряда из нескольких обычных пнклов считывания тем, что задатчик только один раз (в начале цикла) выполняет широковещательную пересылку адреса и модификатора адреса. Затем при каждой пересылке исполнитель наращивает этот адрес, чтобы данные .гая следующей пересылки извлекались из следующей ячейки.

цикл блочной записи (block write cycle): Цикл шины пересылки данных, используемый для пересылки блока размером от I до 256 байтов от задатчика исполнителю. Эта пересылка выполняется с использованием ряда последовательных одно-, двух- или четырехбайтовых пересылок данных. Задатчик не освобождает шину пересылки данных до тех пор, пока не будут переданы все байты. Цикл блочной записи отличается от ряда из нескольких обычных циклов записи тем, что задатчик только один раз (в начале никла) выполняет широковещательную пересылку адреса и модификатора адреса. Затем исполнитель наращивает этот адрес при каждой пересылке, чтобы данные следующей пересылки записывались в следующую ячейку.

4

Страница 15

ГОСТ РМЭК 821-2000

цикл Чтение—Модификация—Запись (read—modify—write cycle): Цикл шины пересылки данных, используемый задатчиком для обращения к ячейке исполнителя как в режиме считывания, так и в режиме записи при запрещении доступа к этой ячейке со стороны других задатчиков. Этот цикл очень полезен для мультипроцессорных систем, в которых определенные ячейки памяти используются для выполнения семафорных функций.

цикл Только Адрес (address—only cycle): Цикл шины пересылка» данных, состоящий только из широковещательной пересылки адреса без пересылки данных. Исполнители не подтверждают такие циклы, а задатчики завершают такой цикл, не ожидая подтверждения.

цикл подтверждения прерывания (interrupt acknowledge cycle): Цикл шины пересылки данных, инициируемый обработчиком прерываний, который выполняет считывание информации статуса/ идентификации от прерывателя. Обработчик прерываний вырабатывает этот цикл всякий раз. когда обнаруживает запрос прерывания от прерывателя, а шина пересылки данных находится под его управлением.

1.2.2 Основная структура магистрали V М Е

Интерфейсная система магистрали V.ME состоит из интерфейсной логики объединительной платы, четырех групп сигнальных линий, называемых шинами, и набора функциональных блоков, которые могут быть сконфигурированы так, как это необходимо. Функциональные блоки взаимодействуют между собой, используя сигнальные линии объединительной платы.

Функциональные блоки, определенные настоящим стандартом, служат средством описания протокола магистрали и их не следует рассматривать как ограничение при проектировании интерфейсной логики. Например, разработчик может спроектировать логику, взаимодействующую с магистралью VME описанным способом, но использующую другие внутримодульные сигналы или контролирующую дополнительно другие сигналы магистрали VME. Модули магистрали VME можно проектировать из различных комбинаций функциональных блоков, определенных настоящим стандартом.

Функциональная структура магистрали VME подразделяется на четыре категории. Каждая состоит из шины и подсоединенных к ней функциональных блоков, выполняющих совместно свои конкретные задачи. Функциональные блоки и шины магистрали изображены на рисунке 1.2. Каждая категория функциональной структуры кратко описана ниже.

Шина пересылки данных. Устройства пересылают данные по шине пересылки данных, состоящей из магистральных линий данных, адреса и соответствующих управляющих сигналов. Функциональные блоки (задатчики, исполнители, прерыватели и обработчики прерываний) используют шину пересылки данных для обмена данными между собой. В этом процессе им оказывают содействие два других блока: шинный таймер и формирователь последовательной цепочки подтверждения прерывания.

Шина арбитража. Поскольку системы магистрали могут конфигурироваться с несколькими задатчиками или обработчиками прерываний, предусмотрен механизм, который упорядоченным способом выполняет передачу управления шиной пересылки данных от одного блока к другому и гарантирует соблюдение правила: в любой заданный момент времени только один из них управляет шиной пересылки данных. Передачу управления координируют функциональные блоки шины арбитража (запросчики и арбитр).

Шина приоритетных прерываний. Функциональная возможность приоритетных прерываний магистрали VME является средством, с помощью которого устройства могут запрашивать обслуживание от обработчиков прерываний. Эти запросы прерываний могут быть подразделены по приоритету максимально на семь уровней. Прерыватели и обработчики прерываний используют сигнальные линии шины приоритетных прерываний.

Служебная шина. Служебная шина обеспечивает следующие функции: передачу периодических тактовых сигналов, выполнение операций инициализации и обнаружение отказов. Шина состоит из двух линий тактовых сигналов, линии сигнала системного сброса, линии сигнала системного отказа, линии сигнала отказа сети переменного гока и линии данных последовательной магистрали пересылки.

1.3 Диаграммы, используемые в стандарте магистрали VME

Для более наглядного описания протоколов магистрали VME используются три типа диаграмм, перечисленных ниже.

Временнйе диаграммы. Изображают временнйе соотношения между изменениями сигналов. Указанные временнйе параметры имеют минимальные и/или максимальные значения. Некоторые времен*

5

Страница 16

Маюгъ    Моють

гмИгти    ■ПЦ1*И0Д1

Рисунок 1.2 — Функциональные блоки и шины, определяемые настоящим стандартом


Мсадп» центрального прачмооря


Страница 17

ГОСТ РМЭК 821-2000

нйе параметры определяют поведение интерфейсной логики объединительной платы, другие — поведение функциональных блоков в их взаимосвязи.

Диаграммы последовательностей. Аналогичны временн£й диаграмме, но показывают лишь временные соотношения взаимосвязи функциональных блоков. Они показывают последовательность событий, но не определяют соответствующие им временнйе параметры. Например, диаграмма последовательности может показать, что блок А не сможет сформировать изменение состояния сигнала В до тех пор, пока он не обнаружит, что блок С изменил состояние сигнала D.

Схемы последовательностей. Показывают порядок следования событий, по мере того как они происходят во время работы магистрат и VME. События формулируются словами и являются результатом взаимодействия двух или более функциональных блоков. Схемы последовательностей дают описание операций магистрали в последовательном порядке и одновременно показывают, как именно взаимодействуют функциональные бтоки.

1.4 Терминология

Чтобы избежать путаницы и четко определить требования, нуждающиеся в согласованности, многие абзацы настоящего стандарта озаглаатены ключевыми словами, которые указывают на тип содержащейся в них информации. Это следующие слова:

-    Правило

-    Рекомендация

-    Предложение

-    Разрешение

-    Замечание

В тексте за ключевым словом следуют числа, разделенные точкой и обозначающие: первое — помер раздела стандарта, второе — индивидуальный номер данного типа информации в разделе.

Любой текст, не имеющий в качестве заголовка перечисленных ключевых слов, является описательной частью структуры интерфейсной системы или ее работы. Он имеет описательную или повествовательную форму. Ниже приводятся указания по использованию ключевых стов.

Правило. Правила образуют основу данного стандарта и могут быть предсташены в виде текстов, рисунков, та&шц или чертежей. Все правила ДОЛЖНЫ СОБЛЮЛА ТЬСЯ неукоснительно с целью обеспечения совместимости изделий магистрали УМЕ. Правила характеризуются употреблением императивных оборотов с использованием модального глагола долженствования (ДОЛЖЕН, НЕ ДОЛЖЕН) и смыслового глагола в неопределенной форме, выделяемых в тексте прописными буквами и употребляемых в этом виде исключительно для формулирования правил.

Рекомендация. Разработчику следует выполнять все рекомендации, содержащиеся в стандарте. Игнорирование рекомендаций может привести к возникновению тупиковых ситуаций или ухудшению характеристик системы. Магистраль VME разработана для реализации высокопроизводительных систем, но можно спроектировал, систему, формально соответствующую всем правилам, но имеющую очень низкую производительность. Во многих случаях разработчику нужно обладать определенным опытом проектирования модулей, которые обеспечивали бы наивысшую производительность. Рекомендации основываются именно на таком опыте и дают разработчику соответствующую информацию для его освоения.

Предложение. Предложение содержит совет, который является полезным, но не имеет первостепенной важности. Прежде чем отвергнуть этот совет, разработчику предлагается его рассмотреть. Без приобретенного опыта некоторые решения при проектировании принимать очень сложно. Предложения имеют цель помочь разработчику в приобретении такого опыта. Некоторые предложения касаются проектирования модулей с возможностью их несложной переконфигурации для совместной работы с другим модулем или упрощения отладки системы и т.д.

Разрешение. В некоторых случаях правила не содержат специальных запретов по методам проектирования, однако разработчик может оказаться в затруднении, решая вопрос о правомерности применения этих методов и вероятности возникновения при этом каких-либо неожиданных проблем. Разрешение убеждает разработчика, что какой-то определенный подход является приемлемым и не вызовет никаких ошибок. Для формулирования разрешений употребляется модальный глагол МОЧЬ (МОЖЕТ, МОГУТ, МОЖНО), выделяемый в тексте разрешений прописными буквами. Глагол МОЧЬ в гаком виде употребляется исключительно для этой цели.

Замечание. Замечания не содержат каких-то конкретных советов. Обычно они являются естественным продолжением только что рассмотренных вопросов. Они разъясняют смысл некоторых

7

Страница 18

ГОСТ РМЭК 821-2000

правил и обрашают внимание на те стороны, которые без этих разъяснений могут оказаться упущенными. Они содержат также обоснование введения определенных правил, чтобы разработчик понимал, по какой причине эти правила должны соблюдаться.

1.4.1    Состояния сигнальных линий

Настоящий стандарт устанавливает протоколы магистрали, описание которых дается в терминах логических уровней сигналов и их переходов с одного уровня на другой на линиях магистрали. Предполагается, что сигнал на любой линии всегда имеет один из двух уровней или находится в состоянии перехода между этими уровнями. При употреблении термина ВЫСОКИЙ подразумевается высокий уровень напряжения схем гранзисгорио-транзнсторной логики (ТТЛ), термином НИЗКИЙ обозначается низкий уровень напряжения схем ТТЛ. Если напряжение изменяется между этими уровнями, то сигнал на линии находится в состоянии перехода (информация по пороговым напряжениям магистрали VME содерж1ггся в разделе 6).

На линии возможны два вида переходов сигнала, которые называются перепадами. Переход сигнала с низкого уровня на высокий называется положительным перепадом. Переход сигнала с высокого уровня на низкий называется отрицательным перепадом.

Техническими требованиями некоторых магистралей для этих перепадов устанавливаются максимальные или минимальные времена нарастания и спада сигнала. Однако проблема состоит в том. что разработчики модулей имеют мало возможностей контролировать эти времена. Если объединительная плата имеет большую нагрузку, времена нарастания и спада будут длительными. Если загрузка невелика, эти времена могут быть короткими. Даже если разработчики знают величины максимальной и минимальной нагрузок, все же потребуется время для лабораторных экспериментов, чтобы определить, какие формирователи сигналов обеспечат необходимые времена нарастания и спада. Эти времена являются результатом сложных взаимодействий ряда параметров, включающих волновое сопротивление сигнальной линии объединительной платы, величины ее оконечной нагрузки, внутреннее сопротивление источника формирователей и емкостную нагрузку сигнальной линии. Для выбора оптимального сочетания всех этих величин разработчику модулей необходимо изучить теорию линий передачи, а также некоторые специфические параметры формирователей и приемников, которые в документации большинства фирм-изготовителей обычно отсутствуют.

Уч1пывая изложенное, настоящий стандарт не устанавливает времена нарастания и спада. Вместо этого он определяет электрические характеристики формирователей и приемников и лает советы по проектированию объединительной платы. Он также информирует разработчиков, каким образом нагрузка магистрат для наихудшего случая повлияет на задержку распространения сигналов этих формирователей, чтобы еще до начата проектирования модуля они могли быть уверены в том, что требуемые временные соотношения будут соблюдены. Пользуясь этими рекомендациями, разработчики добьются надежной работы своего модуля при его взаимодействии с другими модулями магистрати VME для наихудших условий эксплуатации.

1.4.2    Использование звездочки (•)

В конце мнемонических обозначений сигналов при необходимости используется символ звездочки <■*). В этих случаях звеночка несет следующий смысл:

-    звездочка в конце мнемонического обозначения сигнала, для которого имеет значение его уровень, показывает, что такой сигнал является истинным или достоверным, когда он установлен низким;

-    звездочка в конце мнемонического обозначения сигната. для которого имеет значение его перепад, показывает, что действия, инициируемые таким сигналом, происходят при его переходе с высокого на низкий логический уровень.

Замечание 1.1. Звездочка не применяется для асинхронно работающих сигналов SYSCLK (system clock) и SERCLK (serial clock). Между сигналами на этих линиях и другими сигналами магистрати фиксированных фазовых соотношений не устанавливается.

1.5 Технические требования к протоколу

Протокол магистрати имеет два уровня. Нижний уровень, называемый уровнем доступа к объединительной плате, состоит из интерфейсной логики объединительной платы, функциональных блоков служебной шины и функциональных блоков шины арбитража. Второй уровень, называемый уровнем пересылки данных, состоит из функциональных блоков шины пересылки данных и функциональных блоков шины приоритетных прерываний. Подразделение на уровни показано на рисунке 1.2.

Страница 19

ГОСТРМЭК 821—-2000

Замечание 1.2. Сигнальные линии, используемые функциональными блоками уровня пересылки данных, образуют особый класс, поскольку они возбуждаются в разные моменты времени разными функциональными блоками. Эти линии возбуждаются формирователями, которые в каждом функциональном блоке могут включаться и выключаться в зависимости от сигналов, формируемых на уровне доступа к объединительной плате. Очень важен строгий контроль за моментами времени включения и выключения формирователей, чтобы два формирователя не могли одновременно попытаться установить на одной и той же сигнальной линии два различных логических уровня. При определении моментов времени их включения и выключения используется специальная система обозначений в виде временных диаграмм (см. рисунок 1.3).

Jtatn

т

■яОжцмтая

Линш

т

шаЛ/ядшт

Лини*

m

вОЮРЫМГО)

■иЛ^НЯШМ,

мои гнал втбигшн

носягщл калмт

Hi отбыла»!

Линия

н»

■еявркдеггс*

таят

7

Отрнцитчгьный

Гклсютютышй

В магистрали используются два основных вида протоколов:

-    протоколы замкнутого цикла;

-    протоколы открытого цикла.

Протоколы замкнутого цикла используют взаимосвязанные сигналы магистрали, а протоколы открытого цикла - широковещательные сигналы магистрали.

1.5.1 Взаимосвязанные сигналы магистрали

Взаимосвязанный сигнап магистрали посылается одним конкретным функциональным блоком в другой конкретный функциональный блок. Принимающий функциональный блок подтверждает получение сигнала. Взаимосвязь между двумя функциональными блоками длится до тех пор. пока сигнал не будет подтвержден.

Например, прерыватель может послать запрос прерывания, на который позже посту пает ответ в виде сигнала подтверждения прерывания. Никаких временных ограничений при этом не устанавливается. Прерыватель не снимает запрос до тех пор, пока обработчик прерываний не подтвердит его.

9

Страница 20

ГОСТРМЭК 821-2000

Взаимосвязанные сигналы магистрали координируют исполнение внутренних функций системы в противоположность взаимодействию системы с внешними стимулирующими сигналами. Каждый взаимосвязанный сигнал имеет в рамках системы функциональный блок источника и функциональный блок назначения.

Особо важными взаимосвязанными сигналами являются строб адреса и стробы данных. Они взаимосвязаны с сигналами подтверждения пересылки данных и ошибки шины и координируют пересылку адресов и данных, которые яатяютея основой всего информационного потока между функциональными блоками на уровне пересылки данных.

1.5.2 Широковещательные сигналы магистрали

Функциональный блок формирует широковещательный сигнал в ответ на какое-то событие. Протокат для подтверждения широковещательного сигнала не определен. Вместо этого предусмотрен механизм, обеспечивающий Широкове шд тельную передачу сигнала в течение минимально заданного времени, которое достаточно для его обнаружения всеми соответствующими функциональными блоками. Широковещательные сигналы могут быть сформированы в любой момент времени, независимо от любых других операций, выполняемых магистралью. Каждый из них посылается по своей специальной сигнальной линии. Примерами мо>угслужить линии сигналов системного сброса и отказа сети питания переменного тока. Сигналы по этим линиям посылаются не какому-то конкретному функциональному блоку, а сообщают о возникновении особых условий всем функциональным блокам.

1.6 Примеры функционирования систем и пояснения

Технические требования на протокол магистрали содержат подробное описание поведения различных функциональных блоков. В них рассмотрено, каким способом любой функциональный блок отвечает на какой-то сигнал без указания на происхождение сигнала. Hi-за такой процедуры описания технические требования на протокол не дают полной картины. Чтобы помочь пользователю разобраться. настоящий стандарт содержит примеры типовых операций магистрали. В каждом таком примере приведена возможная последовательность событий, хотя возможны и другие последовательности. Существует опасность, что одновариантность последовательности событий в приведенных примерах будет восприниматься как единственно законный порядок операций, выполняемых магистралью. Во избежание такого неправильного восприятия все примеры приведены в повествовательной форме. Такое изложение противопоставлено строгому императивному стилю формулирования правил, обязательных для соблюдения соответствия настоящему стандарту .

2 Шина пересылки данных магистрали VME

2.1 Введение

Магистраль VME включает в себя высокоскоростную асинхронную параллельную шину пересылки данных. На рисунке 2.1 показана типичная система машсграли VME, содержащая все функциональные блоки шины пересылки данных. Они выделены жирными линиями.

Задатчики используют шину пересылки данных для выбора ячеек памяти исполнителей, а также для пересылки данных в эти ячейки или из них. Некоторые задатчики и исполнители используют все линии шины пересылки данных, другие — только какое-то их подмножество.

Адресные мониторы отслеживают пересылку данных между задатчиком и исполнителями и вырабатывают внутримодульный сигнал всякий раз. когда осуществляется обращение к одной из байтовых ячеек, которую он контролирует. Например, он может просигнализировать своему внугримодуль-ному процессору посредством запроса прерывания. В такой конфигурации, где процессорный модуль А производит запись в ячейку глобальной памяти магистрали VME, контролируемую адресным монитором процессора В, работа процессора В будет прервана.

После того, как задатчик инициирует цикл пересылки данных, он не завершит этот цикл до тех пор, пока не дождется ответа от отвечающего исполнителя. Асинхронный характер магистрали позволяет исполнителю тратить на ответ столько времени, сколько потребуется. Если исполнитель не в состоянии дать ответа из-за какой-то неисправности или при случайном обращении задатчика к ячейке, где нет исполнителя, вмешивается шинный таймер, позволяя циклу завершиться.

10

Страница 21

Мсщръ цвнцшыяго цяцмщж

Моирь

1КУ]НШОД1

Рисунок 2.1 — Cvevn нйииолействим шины пересылки данных с функциональными блоками

Страница 22

ГОСТРМЭК 821-2000

2.2 Линии шииы пересылки данных

Линии шины пересылки данных подразделяются па три группы:

-линии адресации:    АО 1 —АЗ I (address lines 01—31),

AMO—АМ5 (address modifier lines 0—5),

DS0* (data strobe 0*),

DSI • (data strobe 1 *),

LWORD* (long word*);

-    линии данных:    DOO—D3I (data lines 00—31);

-    линии управления: AS* (addrcss strobe),

DS0*,

DS1*,

BERR* (bus error),

DTACK* (data acknowledge*),

WRITE*.

Замечание 2.1. Два строба данных (DS0* и DS1*) выполняют двоякую функцию:

-    их логические уровни используются для выбора байта (байтов), к которому (ым) осуществляется обращение;

-    их перепады используются также в качестве синхросигналов,г™ координирования пересылки данных между задатчиком и исполнителем.

2.2.1 Л и н и и адресации

Наименьшей адресуемой единицей запоминающего устройства является байтовая ячейка. Каждой байтовой ячейке присваивается уникальный двоичный адрес. Каждая байтовая ячейка может быть отнесена к одной из четырех категорий в соответствии со значением двух младших разрядов ее адреса (см. таблицу 2.1).

Таблица 2.1 — Категории байтовых ячеек

Категория

Аирсс байта

БАЙТ (0)

хххххх...

.ххххххоо

БАЙТ (1)

хххххх...

.ХХХХХХ01

БАЙТ (2)

хххххх...

.ХХХХХХ 10

БАЙТ (3)

хххххх

ххххххи

Набор байтовых ячеек, адреса которых различаются только двумя младшими разрядами, называется четырехбайтовой группой или группой БАЙТЫ (0—3). За один цикл шины пересылки данных можно одновременно обратиться к части или ко всем байтам четырехбайтовой группы.

Задатчики используют адресные линии А02—А31 для выбора четырехбайтовой группы, к которой будет происходить обращение. Четыре дополнительные линии (DS1*, l)S0*, A0I и LWORD*), в свою очередь, выбирают, к какой байтовой ячейке (ячейкам) в пределах этой четырехбайтовой группы происходит обращение во время пересылки данных. Используя эти четыре линии, задатчик может обращаться к одной, двум, трем или четырем байтовым ячейкам одновременно, как показано в таблице 2.2.

Таблица 2.2 — Использование сигналов DSO*, DS!*. A0I и LWORD* для выбора байтовых ячеек

Выбираемые байтовые ичейкм

DSI*

DS0*

А01

LWORIV

Од побайтовый доступ БАЙТ (0)

Низкий

Высокий

Низкий

Высокий

БАЙТ (1)

Высокий

Низкий

Низкий

Высокий

БАЙТ (2)

Низкий

Высокий

Высокий

Высокий

БАЙТ (3)

Высокий

Низкий

Высокий

Высокий

12

Страница 23

ГОСТ РМЭК 821-2000

Окончание таблицы 2.2

Выбираемые байтные ячейки

DSI •

DS0*

А01

LWORD*

Двухбайтовый доступ

БАЙТЫ (0— 1) низкий БАЙТЫ (1—2) низкий БАЙТЫ (2—3) низкий

Низкий

Низкий

Низкий

Низкий

Высокий

Высокий

Высокий

Низкий

Высокий

Трехбайтовый доступ

БАЙТЫ (0—2) низкий БАЙТБ1(1—3) высокий

Высокий

Низкий

Низкий

Низкий

Низкий

Низкий

Четырехбайтовый доступ

БАЙТБ1 (0—3) низкий

Низкий

Низкий

Низкий

Замечание 2.2. При установке обоих стробов данных низкими один строб данных может установиться низким несколько позднее другого. В этом случае уровни сигналов, указанные в таблице 2.2. подразумевают окончательно установившиеся уровни.

Замечание 2.3. Для данных уровней четырех сигнальных линий, указанных в таблице 2.2, возможны 16 комбинаций. Из этих 16 две комбинации являются запрещенными и не используются (см. правило 2.1).

Правило 2.1. Задатчики НЕ ДОЛЖНЫ ФОРМИРОВАТЬ циклов шины пересылки данных в случаях, когда окончательные уровни сигналов DSO*. DSI* АО! и LWORD* составляют одну из следующих запрещенных комбинаций:

DSI*    DS0*    АО1    L WORD *

высокий низкий высокий низкий низкий    высокий    высокий    низкий

Разрешение 2.1. Когда задатчик обращается к байтовым ячейкам БАЙТЫ (1—2) (см. таблицу 2.2), он МОЖЕТ сформировать на короткое время в виде переходных состояний одну из двух комбинаций, приведенных в правиле 2.1 (т.е. в то время, как один строб данных перейдет на низкий логический уровень, а другой на него не перейдет).

Замечание 2.4. Всякий раз, когда задатчик устанавливает LWORD* низким и А01 высоким, он устанавливает оба строба данных низкими (любая другая комбинация является запрещенной). Проектировщики модулей могут воспользоваться этим обстоятельством для упрощения логической схемы исполнителей.

Разрешение 2.2. С целыо упрощения требуемой схемы исполнители, отвечающие на какие-либо циклы, в которых происходит обращение к байтовым ячейкам БАЙТЫ (1—2) (см. таблицу 2.2). МОГУТ быть спроектированы без логики, отличающей эти циклы от двух запрещенных циклов, указанных в правиле 2.1.

2.2.2 Линии модификатора адреса

Имеется шесть линий модификатора адреса. Они позволяют задатчику отправлять дополнительную двоичную информацию исполнителю во время циклов шины пересылки данных. В таблице 2.3 указаны все 64 возможных кода модификатора адреса, которые подразделены на три класса.

а)    Определяемые стандартом, которые включают:

-    коды модификатора адреса короткой адресации, указывающие, что для выбора группы БАЙТЫ (0—3) используются адресные линии А02—А15;

-    коды модификатора адреса стандартной адресации, указывающие, что для выбора группы БАЙТЫ (0—3) используются адресные линии А02—А23;

-    коды модификатора адреса расширенной адресации, указывающие, что для выбора группы БАЙТЫ (0—3) используются адресные линии АО2—АЗ 1.

б)    Зарезервированные коды.

в)    Коды, определяемые пользователем.

13

Страница 24

ГОСТРМЭК 821-2000

Таблица 2.3 — Коды модификатора адреса

Шестая-

Линии иолификлюра

ЦЯ1«рИЧ>

адреса

Функция

11Ы Й КОЛ

5

•1

3

2

1

0

3F

H

И

н

н

Н

Н

Стандартная супервизорная блочная пересылка

ЗЕ

H

II

н

н

Н

L

Стандартный супсрвиэорный доступ к программе

3D

H

II

н

н

L

Н

Стандартный супсрвизорный доступ к данным

ЗС

H

II

н

н

L

L

Зарезервирован

ЗВ

H

II

н

L

Н

Н

Стандартная непривилегированная блочная пересылка

ЗА

H

II

н

L

Н

L

Стандартный непривилегированный доступ к программе

39

H

II

н

L

L

Н

Стандартный непривилегированный доступ к данным

38

H

н

н

L

L

L

Зарезервирован

37

H

н

L

Н

Н

Н

Зарезервирован

36

H

II

L

Н

Н

L

Зарезервирован

35

H

н

L

Н

L

Н

Зарезервирован

34

H

н

L

Н

L

L

Зарезервирован

33

H

II

L

L

Н

Н

Зарезервирован

32

H

II

L

L

Н

L

Зарезервирован

31

H

II

L

L

L

Н

Зарезервирован

30

H

н

L

L

L

L

Зарезервирован

2F

H

L

Н

Н

Н

Н

Зарезервирован

H

L

Н

н

Н

L

Зарезервирован

2D

H

L

Н

н

L

Н

Короткий супсрвизорный доступ

H

L

Н

н

L

L

Зарезервирован

H

L

Н

L

Н

Н

Зарезервирован

H

L

Н

L

Н

L

Зарезервирован

29

H

L

Н

L

L

Н

Короткий непривилегированный доступ

2S

H

L

Н

L

L

L

Зарезервирован

27

H

L

L

Н

Н

Н

Зарезервирован

26

H

L

L

II

Н

L

Зарезервирован

25

H

L

L

II

L

11

Зарезервирован

24

H

L

L

11

L

L

Зарезервирован

23

H

L

L

L

Н

Н

Зарезервирован

22

H

L

L

L

Н

L

Зарезервирован

21

H

L

L

L

L

Н

Зарезервирован

20

H

L

L

L

L

L

Зарезервирован

1F

L

Н

Н

Н

Н

11

Зарезервирован

IE

L

II

Н

Н

Н

L

Определяемая пользователем

ID

L

II

Н

11

L

Н

Определяемая пользователем

1C

L

К

Н

II

L

L

Определяемая пользователем

IB

L

II

Н

L

Н

Н

Определяемая пользователем

L

н

Н

L

Н

L

Определяемая пользователем

19

L

к

Н

L

L

Н

Определяемая пользователем

IS

L

II

Н

L

L

L

Определяемая пользователем

17

L

II

L

Н

Н

Н

Определяемая пользователем

16

L

II

L

н

Н

L

Определяемая пользователем

15

L

II

L

н

L

Н

Определяемая пользователем

14

L

II

L

н

L

L

Определяемая пользователем

13

L

II

L

L

Н

Н

Определяемая пользователем

12

L

II

L

L

Н

L

Определяемая пользователем

11

L

II

L

L

L

Н

Определяемая пользователем

10

L

II

L

L

L

L

Определяемая пользователем

OF

L

L

Н

Н

Н

Н

Расширенная супервизорная блочная пересылка

0E

L

L

Н

Н

Н

L

Расширенный сулервизорный доступ к программе

0D

L

L

Н

Н

L

Н

Расширенный сулервизорный доступ к данным

ОС

L

L

Н

Ы

L

L

Зарезервирован

OB

L

L

Н

L

Н

Н

Расширенная непривилегированная блочная пересылка

OA

L

L

Н

L

Н

L

Расширенный непривилегированный доступ к программе

09

L

L

Н

L

L

Н

Расширенный непривилегированный доступ к данным

14

Страница 25

ГОСТРМЭК 821—-2000

Окончание таблицы 2.3

Ш сом ал цагерич-II ый кол

S

Линии чо.тфиклтори адреса 4 3 2 1

0

Функция

L

L

Н

L

L

L

Зарезервирован

07

L

L

L

II

Н

И

Зарезервирован

06

L

L

L

И

11

L

Зарезервирован

05

L

L

L

II

L

II

Зарезервирован

04

L

L

L

К

L

L

Зарезервирован

03

L

L

L

L

Н

II

Зарезервирован

02

L

L

L

L

Н

L

Зарезервирован

01

L

L

L

L

L

И

Зарезервирован

00

L

L

L

L

L

L

Зарезервирован

L — низкий логический уровень сигнала; I I

— высокий логический уровень сигнала.

Правило 2.2. Коды, указанные в таблице 2.3. за исключением кодов, определяемых пользователем, НЕ ДОЛЖНЫ НС ПОЛЬЗОВАТЬСЯ в иных целях, чем это указанно.

Правило 2.3. Исполнители НЕ ДОЛЖНЫ О ТВЕЧА ТЬ на зарезервированные коды модификатора адреса.

Замечание 2.5. Зарезервированные коды адресного модификатора предназначены для расширения в будущем функциональных возможностей системы. Если исполнители отвечают на такие коды, это может привести к их несовместимости с тем их конкретным использованием, которое будет определено позднее.

Разрешение 2.3. Коды, определяемые пользователем, МОГУТ использоваться для любых целей, которые сочтут нужными фирмы-изготовители и пользователи модулей (переключение страниц памяти, защита памяти, идентификация задатчика или задачи, привилегированный доступ к ресурсам и тл.).

Рекомендация 2.1. Чтобы позволить пользователям приспособить для своих нужд определяемые ими колы модификатора адреса, необходимо дешифровать их удобным способом в модулях исполнителей. Далее пользователи могут конфигурировать модуль, выполняя любое декодирование, которое необходимо их системе.

Замечание 2.6. Удобным средством декодирования колов модификатора адреса являются устанавливаемые в панельки на плату программируемые устройства.

Предложение 2.1. В тех случаях, когда исполнители содержат программируемые элементы (например, ППЗУ или ПЛМ), устанавливаемые в панельки на платы, предлагается эти элементы программировать так. чтобы указанные типы исполнителей отвечали на следующие коды модификатора адреса:

исполнители Л16 (address lines А01—Л15) с функцией 1)08(0) (data lines 00-07. odd),

LX)8(EO) (data lines DO0-D07/D0S-D15 even/odd),

DI6 (data lines D00-D15) или D32 (data lines D00-D31): 29, 2D; исполнители A24 (address lines A01—A23) с функцией D08(0), DOX(EO),

DI6 или D32 : 39, ЗА, 3D и ЗЕ; исполнители Л32 (address lines А01—А31) с функцией D08(0). DOS(EO),

D16 или D32 : 09, 0Л, 0D и ОЕ; исполнители Л24 с функцией BLT (block transfer): ЗВ. 3F; исполнители А32 с функцией BLT : OB. 0F.

Мнемонические обозначения Л16. А24 и А32 определены в таблице 2.9. a D08(0), DOS(EO). D16, D32 и BLT - в таблицах 2.10 и 2.11.

Страница 26

ГОСТ РМЭК 821-2000

2.2.3 J1 и и ии да и и ы х

Системы можно построить с двумя конфигурациями объединительной платы; первая обладает 16 линиями данных (DOO—D15), вторая - 32 линиями данных (D00—D31). Конфигурация объединительной платы, имеющей 16 линий данных, позволяет задатчику обращаться одновременно только к двум байтовым ячейкам, тогда как объединительная плата с 32 линиями данных позволяет задатчику одновременно обращаться к четырем байтовым ячейкам. Когда задатчик выбрал одну, две, три или четыре байтовые ячейки в соответствии с методом, приведенным в 2.2.1. он может пересылать данные между собой и этими ячейками но линиям данных. Таблица 2.4 показывает, как используются линии данных для доступа к байтовым ячейкам.

Таблица 2.4 — Испольюианис линий данных для доступа к байтовым ячейкам

Доступ к байтовым ячейкам

D24-D3I

D16-D23

D0S-D1S

D00—D07

БАЙТ (0)

БАЙТ (0)

БАЙТ (1)

БАЙТ (1)

БАЙТ (2)

БАЙТ (2)

БАЙТ (3)

БАЙТ (3)

БАЙТЫ (0-1)

БАЙТ (0)

БАЙТ (1)

БАЙТЫ (1-2)

байт (1)

БАЙТ (2)

БАЙТЫ (2—3)

БАЙТ (2)

БАЙТ (3)

БАЙТЫ (0-2)

БАЙТ (0)

БАЙТ (1)

БАЙТ (2)

БАЙТЫ (1-3)

БАЙТ (1)

БАЙТ (2)

БАЙТ (3)

БАЙТЫ (0-3)

БАЙТ (0)

БАЙТ (1)

БАЙТ (2)

БАЙТ (3)

2.2.4 Линии управления шины пересылки данных

Для управления пересылкой данных по шине используются следующие сигнальные линии:

AS* — линия адресного строба (далее — линия AS*)

DS0* — линия строба данных ноль (далее — линия DS04)

DSI * — линия строба данных один (далее — линия DS1 •)

BERR* — линия сигнала ошибки магистрали (дачее — линия BERR*)

DTACK* — линия сигнала подгверждення пересылки данных (далее — линия DTACK*) WRITE* — линия сигнала считывания/записи (далее — линия WRITE*)

2.2.4.1 Линия AS*

Отрицательный перепад сигнала на линии AS* информирует всех исполнителей, что адрес стабилен и может быть принят.

2.2.4.2 Линии DS0* и DS1*

Кроме своих функций выбора байтовых ячеек для пересылки данных, как это описано в 2.2.1, стробы данных выполняют также дополнительные функции. При циклах записи первый отрицательный перепад строба данных указывает, что задатчик поместил на шину данных достоверные данные. При циклах считывания первый положительный перепад сообщает исполнителю, что тот может снять свои данные с шины данных.

Замечание 2.7. Как указано в 2.6, задатчикам не разрешается устанавливать низким ни тот, ни другой сгроб данных до установки низким AS*. Однако из-за того обстоятельства, что линия AS* может быть загружена на объединительной плате значительно больше, чем линии стробов данных, исполнители и адресные мониторы могут обнаружить отрицательный перепад на линиях стробов данных до того, как они обнаружат сприцательный перепад на линии AS*.

Разрешение 2.5. Исполнители, не имеющие функциональной возможности блочной пересылки (см. 2.3.7), и адресные мониторы МОГУТ быть спроектированы для захвата адреса, когда они обнаруживают отрицательный перепад на любой линии строба данных, а не по отрицательному перепаду AS*.

16

Страница 27

ГОСТ РМЭК 821-2000

Замечание 2.8. Исполнителям и адресным мониторам, которые захватывают алрес по отрицательному перепаду строба (стробов) данных, пет необходимости контролировать линию AS*.

Замечание 2.9. Чтобы полностью воспользоваться преимуществами конвейерной адресации (см. 2.4.2) или выполнять циклы блочного считывания и записи, исполнителю следует захватывать адрес по отрицательному перепаду AS*.

2.2.4.3    Линии DTACK*

Исполнитель устанавливает DTACK* низким, чтобы показать, что он успешно принял данные в цикле записи. В цикле считывания исполнитель усганаашвает DTACK4 низким, чтобы показать, что он поместил данные на линии данных.

2.2.4.4    Линия BLRR*

BERR4 устанавливается исполнителем или тинным таймером низким, чтобы показать задатчику, что пересылка данных оказалась безуспешной. Например, если задатчик пытается осуществить запись в ячейку ПЗУ, отвечающий исполнитель может установить BERR* низким. Если задатчик пытается осуществить обращение к ячейке, которая не предоставлена ни одним из исполнителей, то посте какого-то заданного временного интервата (тайм-аута) шинный таймер устанавливает BERR4 низким.

Предложение 2.2. Предлагается проектировать исполнители так. чтобы они отвечали отрицательным перепадом на линии BERR* при обнаружении неисправимой ошибки в данных, которые они выбирают из своего внутреннего запоминающего устройства во время цикла считывания.

2.2.4.5    Линия WRITE*

Для сигнала налипни WRITE4, который стробируется отрицательным перепадом первого поступающего строба данных, главное значение имеет его логический уровень. Он используется задатчиком, чтобы показать направление операций пересылки данных. Если WRITE4 устанавливается низким, направление пересылки данных — от задатчика к исполнителю. Если WRITE* устанавливается высоким, направление пересылки данных — от исполнителя к задатчику.

2.3 Функциональные блоки шины пересылки данных

Кроме цикла Только Адрес, протокол шины пересылки данных определяет еще 33 различных типа циклов, которые используются для пересылки данных. Каждый из этих 34 циклов может использоваться в любом из трех режимов адресации:

-    короткий режим (16 разрядов);

-    стандартный режим (24 разряда);

-    расширенный режим (32 разряда).

Функциональные возможности задатчиков, исполнителей и адресных мониторов описаны с по-мошыо мнемонических обозначений, которые указывают, какие типы инктов эти блоки могут, соответственно, формировать, принимать или контролировать. Эти мнемонические обозначения описаны в

2.3.5    - 2.3.10.

В 2.3.1 — 2.3.4 описаны схемы взаимодействия с магистралью четырех типов функциональных блоков шины пересылки данных: задатчика, исполнителя, адресного монитора и шинного таймера.

Правило 2.7. Линии выходных сигналов,покапанные на рисунках 2.2— 2.5 сплошными линиями, ДОЛЖНЫ ВОЗБУЖДА ТЬСЯ соответствующим функциональным блоком, если он не устанавливает ни них высокий уровень постоянно.

Замечание 2.11. Если линии выходных сигналов не возбуждены, то установка на них сигнала высокого уровня гарантируется оконечными нагрузками объединительной платы.

Правило 2.8. Линии входных сигналов, покаитные на рисунках 2.2— 2.5 сплошными линиями, ДОЛЖНЫ КОНТРОЛИРОВАТЬСЯ и на их сигналы ДОЛЖНЫ ДАВАТЬСЯ соответствующие ответы.

Замечание 2.12. Правила и разрешения для возбуждения и контроля сигнальных линий, показанных на рисунках 2.2, 2.3 и 2.5 пунктиром, приведены в таблицах 2.5, 2.6 и 2.8.

2.3.1 Задатчик

Схема взаимодействия задатчика с магистратью приведена на рисунке 2.2. Пунктиром показаны сигнатьные линии, использование которых меняется в зависимости от типа задатчиков. Таблица

2.5    устанаапивает требования для различных типов задатчиков по возбуждению и контролю этих линий. Прочие требования, описывающие, как различные типы задатчиков возбуждают адресные линии, линии данных и линии LWORD4, DSO*. DS14 и А01, приведены в таблицах 2.19 — 2.21.

17

М-1644

Страница 28

ГОСТ РМЭК 821-2000

Звдггчж

Ингарфойшп логика ойъединмтшыпЛ плты

*


Я


В


”Г

I

I

I

0)1

§!

»!

I

I


-I_1_L


<

<

<

<


>

>

>

>


Шино пришндиш

llh на арбитража

Шяв цморишпм цмрыимй

СлужЛшч шина


IACK* interrupt acknoulosige; BCLfc* bun clear;

SYSP.SSBT* system reaot,-ACFAIL* AC failure

Рисунок 2.2 — Схема взаимодействия задатчика с магистралью

Таблица 2.5 — Задатчики. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.2 пунктиром

Тип задатчика

Правила и разрешения

D08( ЕО) и 1)16

D32

AI6

А24

А32

Все

ДОЛЖНЫ КОНГРОЛИРОИА ГЬ и ВОЗБУЖДАТЬ линии ООО-1)15 МОГУТ возбуждать или МОГУТ НЕ возбуждать линию LWORD*

МОГУТ возбуждать или контролировать либо

МОГУТ НЕ возбуждать или НЕ контролировать линии DI6—D31

ДОЛЖЕН ВОЗБУЖДА ТЬ линию L WORD '

ДОЛЖЕН КОНТРОЛИРОВАТЬ и ВОЗБУЖДАТЬ линии D00-D3I ДОЛЖЕН ВОЗБУЖДА ТЬ линии АО!-А 15

МОЖЕТ возбуждать или МОЖЕТ НЕ возбуждать линии AI6—А31 ДОЛЖЕН ВОЗБУЖДАТЬ линии А01-А23

МОЖЕТ возбуждать или МОЖЕТ НЕ возбуждать линии А24—АЗ 1 ДОЛЖЕН ВОЗБУЖДА ТЬ линии А0Г-А31

МОГУТ контролировать или МОГУТ НЕ контролировать линии BCLR* или ACFAIL* (см. разделы 3 и 5)

Г1 р и м е ч а и и я

1    Мнемонические обозначения DOS(EO), D16 и D32 определены в таблице 2.10.

2    Мнемонические обозначения А16, А24 и А32 определены в таблице 2.9.

18

Страница 29

ГОСТРМЭК 821—-2000

2.3.2 Исполнитель

Схема взаимодействия исполнителя с магистралью приведена на рисунке 2.3. Пунктиром показаны сигнальные линии, использование которых меняется в зависимости от различных типов исполнителей. Таблица 2.6 устанавливает требования по возбуждению и контролю этих линий для различных типов исполнителей. Прочая информация о том, как различные типы исполнителей возбуждают линии данных, приведена в таблице 2.21.

Ислстгчгъ

Интерфейсная логши аЯияритимоИгмты

ГТТ7

s

8

<

<

<


>


1Шш гяркыкм дмнше


>

>

>


Шина арбитром:

Шжа приоритетных грциги1 пй


<


Рисунок 2.3 — Схема взаимодействия исполнителя с магистралью Таблиц а 2.6 — Исполнители. Правила и разрешения для контроля и возбуждения сигнальных линий.

отмеченных на рисунке 2.3

пунктиром

Тип исполнителя

Правила и разрешения

DOS(O)

ДОЛЖЕН КОНТРОЛИРОВАТЬ и ВОЗБУЖДАТЬ линии D00-D07

DOS(EO) и D16

ДОЛЖЕН КОНТРОЛИРОВАТЬ и ВОЗБУЖДАТЬ линии D00-DI5 МОГУТ контролировать или возбуждать либо МОГУТ НЕ контролирован» или НЕ возбуждать линии 1316—D3I МОГУТ контролировать или МОГУТ НЕ контролировать линию AS*

D32

ДОЛЖЕН КОНТРОЛИРОВАТЬ и ВОЗБУЖДАТЬ линии ООО—1)3! МОЖЕТ контролировать или МОЖЕТ НЕ контролировать линию AS*

BLT

ДОЛЖЕН КОНТРОЛИРОВАТЬ линию AS*

А16

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии АО!-А 15

МОЖЕТ контролировать или МОЖЕТ НЕ контролировать линии А16—АЗ 1

м*

19

Страница 30

ГОСТ РМЭК 821-2000

Окончание та&гицы 2.6

Тип исполнителя

Правила и разрешения

А24

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии A01-A2J

МОЖЕТ контролировать или МОЖЕТ НЕ контролировать линии А24—A3I

А32

Всс

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии АО!-AM

МОГУТ возбуждать или МОГУТ НЕ возбуждать линию BERR*

Примечания

1    Мнемонические обозначения D08(0), DOS(EO). D16 и D32 определены в таблице 2.10.

2    Мнемоническое обозначение BLT определено в таблице 2.11.

3    Мнемонические обозначения А16, А24 и А32 определены в таблице 2.9.

2.3.3 Ш и н к ы й таймер

Схема взаимодействия шинного таймера с магистралью приведена на рисунке 2.4. Шинные таймеры могут быть спроектированы для установки BERR* низким по истечении различных временных интервалов (тайм-аута). В таблице 2.7 показан порядок использования мнемоники ВТО(х) (bus timeout (х)) для описания различных типов шинных таймеров.

ШптыйтяЯмар

Интерфейсная попев

овипмитапмой тин

<

<


>

>

>

>


<

<


А

[

1

Ь

1

а

-

8

L-——

я


1Шнв гшрасыпкн дшншх


11Ыи* арбитража


ИЫка. приоритетных прарьмннй


Служебная шина


Рисунок 2.4 — Схема взаимодействия шинного таймера с магистралью

Та б л и и а 2.7 — Использование мнемонического обозначения ВТО(х) для указания тайм-аута шинных таймеров

М иемоничсское обозначение

Функциональный

блок

Смысловое содержание

ВТО(х)

Шинный таймер

Устанавливает BERR* низким, когда первый строб данных остается низким в течение временного интервала, превышающего дг мке

20

Страница 31

ГОСТРМЭК 821—-2000

Замечание 2.13. Обозначенные на рисунке 2.4 пунктиром линии DTACK* и BERK* показывают, что шинный таймер можно реализовать в двух вариантах:

а)    устанавливать BERR4 низким, когда первый строб данных остается низким в течение времени, превышающего тайм-аут, независимо от уровней на линиях DTACK* и BERR*;

б)    устанавливать BERR* низким, когда первый строб данных остается низким в течение времени. превышающего тайм-аут, но только когда обе линии DTACK* и BERR4 имеют высокий уровень в момент окончания тайм-аута.

2.3.4 Адресный монитор

Схема взаимодействия адресного монитора с магистралью показана на рисунке 2.5. Пунктиром показаны сигнальные линии, использование которых меняется в зависимости от различных типов адресных мониторов. Таблица 2.8 устанавливает требования по контролю этих линий для различных типов адресных мониторов.

Адресный монитор

Г-

.Окшнм


Внутр—юдулшш

Semoh


<

<

<

ИнтврфийГэ-ш* лзш

ООЬДОН итвпьнпЛ пшты

i

1-

—1

;—

§

э

1

Х“

ь

t

1

1

8

8

3

9

ИЬнв пнрн^ншя двнныг

шка арбитров

11Ьм приоритетных грарымниН

>

<

Рису нок 2.5 — Схема взаимодействия адресного монитора с магистралью

Таблица 2.8 — Адресный монитор. Правила и разрешения для контроля сигнальных линий, отмеченных на рисунке 2.5 пунктиром

Тип адресною

WIMIHIopu

Правила и рц>р«шсния

А16

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии АО!-А 15

МОЖЕТ контролировать или МОЖЕТ НЕ контролировать линии А16—АЗ 1

А24

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии A0I-A2J

МОЖЕТ контролировать или МОЖЕТ НЕ контролировать линии А24—А31

А32

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии АО!-АЗ1

Все

МОГУТ контролировать или МОГУТ НЕ контролировать линию AS*

Примечание— Мнемонические обозначения AI6. А24 и А32 определены в таблице 2.9.

J-2-I644

21

Страница 32

ГОСТ РМЭК 821-2000

2.3.5 Режимы адресации

Задатчики широковещательно передают адрес по шине пересылки данных в начале каждого цикла. Этот адрес может быть 16-разрядным. 24-разрядным или 32-разрядным в зависимости от функциональных возможностей задатчика, который выполняет его широковещательную передачу. 16-разрядные адреса называются короткими адресами. 24-разрядные — стандартными, а 32-разрядные — расширенными. Вгабл. 2.9 приведены различные мнемонические обозначения, употребляемые для описания возможностей адресации, и показано, как они описывают возможности задатчиков, исполнителей и адресных мониторов.

Таблица 2.9 — Мнемонические обозначения режимов адресации

М немоничес-кос обозна чем не

Функциональный блок

Смысловое содержание

AI6

Задатчик

Может формировать никлы с короткими <16-разрядными) адресами

Исполнитель

Может воспринимать никлы с короткими (16-разридными) адресами

Адресный

монитор

Может контролировать циклы с короткими (16-разрялными) адресами

А24

Задатчик

Может формировать никлы со стандартными (24-разрядными) адресами

Исполнитель

Может воспринимать циклы со стандартными (24-разрядными) адресами

Адресный

монитор

Может контролировать циклы со стандартными (24-ра трядными) адресами

А32

Задатчик

Может формировать никлы с расширенными (32-разрядными) адресами

Исполнитель

Может воспринимать никлы с расширенными (32-разрядными) адресами

Адресный

монитор

Может контролировать циклы с расширенными (32-разрядными) адресами

С каждым адресом задатчик широковещательно посылает код модификатора адреса (AM), чтобы проинформировать исполнителя, какой адрес (короткий, стандартный или расширенный) передается.

Короткие адреса вырабатываются задатчиками А16 и принимаются исполнителями Л16. Стандартные адреса вырабатываются задатчиками А24 и принимаются исполнителями А24. Расширенные адреса вырабатываются задатчиками А32 и принимаются исполнителями А32.

Режим короткой адресации в основном предназначен для обращения к устройствам ввода/вывода. Он позволяет проектировать исполнители Л16 с минимальной логикой, так как им нет необходимости декодировать большое количество адресных линий. Хотя модули ввода/вывода можно спроектировать для декодирования стандартных и расширенных адресов, режим короткой адресации обычно делает такой подход игтишним.

Режимы стандартной и расширенной адресации предназначены в основном для обращения к памяти, хотя нет никаких запретов против проектирования модулей ввода/вывода, в которых эти режимы были бы реализованы. Стандартный и расширенный режимы адресации позволяют значительно увеличить количество адресуемых ячеек.

Правило 2.9. Исполнители ДОЛЖНЫ ДЕКОДИРОВАТЬ все мши и модификатора адреса.

Замечание 2.14. Возможность декодирования всех линий модификатора адреса позволяет исполнителю различать короткие, стандартные и расширенные адреса.

Замечание 2.15. Кроме указанных здесь трех режимов адресации, существует четвертый режим, который используется при циклах подтверждения прерывания (см. раздел 4). Эти циклы подтверждения прерывания можно отличить от циклов пересылки данных тем, что в первом случае сигнальная линия IACK* имеет низкий логический уровень, а во втором — высокий.

22

Страница 33

ГОСТРМЭК 821—-2000

Правило 2.10. Всякий раз, когда задатчик широковещательно передает адрес по линиям адреса, он ДОЛЖЕН ОБЕСПЕЧИТЬ установку 1АСК* высоким.

Разрешение 2.7. Задатчик МОЖЕТ либо установить 1ЛСК* высоким во время широковещательной передачи адреса, либо оставить линию IACK* невозбужденной (в последнем случае на ней установят высокий уровень оконечные нагрузки шины).

Правило 2.11. Когда 1АСК* находится и низком состоянии, исполнители НЕ ДОЛЖНЫ ОТВЕ-ЧА ТЬ на цик.ш шины пересылки данных.

Правило 2.61. Задатчики А32 ДОЛЖНЫ ОБЛАДАТЬ функциональными возможностями А24 и

А16.

Правило 2.62. Задатчики А24 ДОЛЖНЫ ОКЛАДА ТЬ функциона.шюй воможностью А16.

Предложение 2.6. Не следует полагать, что приведенные выше правила известны читателям документации, содержащей технические характеристики конкретных изделий. Поэтому в документации на изделия, являющиеся задатчиками А32, предлагается указывать, что они обладают функциональными возможностями Л32, Л24 и Л16, а на изделия, являющиеся задатчиками А24. — указывать, что они обладают функциональными возможностями Л24 и AI6.

2.3.6 Основные функциональные возможности пересылки данных

Существуют четыре основных возможности пересылки данных по шине пересылки данных: 008(0) (только нечетные байты). D08(EO) (четные и нечетные байты), D16 и D32. Эти возможности удобны для сопряжения с шиной процессоров и периферийных устройств различных типов.

8-разрядные процессоры можно сопрягать с шиной в качестве задатчиков D08(EO). 16-разряд-ные процессоры — в качестве задатчиков D16. Исполнитель 016 целесообразно использовать для сопряжения с шиной пересылки данных 16-разрядных устройств памяти или исполнителей 16-ра 1рядных устройств ввода/вывода.

Многие выпускаемые промышленностью интегральные схемы (ИС) периферийных устройств имеют только 8-разрядные регистры. Несмотря на то. что эти ИС имеют в своем составе несколько таких регистров, они не могут предоставлять одновременно содержимое двух регистров, когда задатчик 016 делает попытки обратиться к двум соседним ячейкам в цикле двухбайтового считывания. Такие 8-разрядные ИС периферийных устройств можно сопрягать с шиной пересылки данных в качестве исполнителей 008(0), которые обеспечивают прием и передачу содержимых БАЙТА (1) или БАЙТА (3) и отвечают только на обращения к одному нечетному байту. Это позволяет упростить логику сопряжения исполнителя 008(0), поскольку обращения к одному нечетному байту всегда происходят с использованием линий 000—007.

Правило 2.63. 'Задатчики 032, испашители 1)32 и адресные мониторы D32 ДОЛЖНЫ ОБЛАДА ТЬ функциона.1Ы1ы.\1и вогножностями DOti(EO) и D16.

Правило 2.64. 'Задатчики DI6, исполнители DI6 и адресные мониторы 1)16 ДОЛЖНЫ ОБЛАДАТЬ функциональной возможности DOS(EO).

Предложение 2.7. Не следует полагать, что приведенные выше правила известны читателям документации, содержащей технические характеристики конкретных изделий. Поэтому в документации на ихтелия. обладающие функциональной возможностью 032. предлагается указывать, что они обладают функциональными возможностями 032, 016 и О08(ЕО), а на изделия, обладающие функциональной возможностью 016. — указывать, что они обладают функциональными возможностями 016 и О08(ЕО).

Правило 2.4. Исполнители 016 НЕ ДОЛЖНЫ ОТВЕЧАТЬ установкой DTACK* низки» во время иашнения цик.юв, которые занрашивиют (вращение к байтовым ячейкам БАЙТЫ (1—2), БАЙТЫ (0—2), БАЙТЫ (1-3) гаи БАЙТЫ (0-3).

Правило 2.5. Исполнители О(ЩЕО) НЕ ДОЛЖНЫ ОТВЕЧА ТЬ установкой D TACK* низким во время исполнения циклов, которые запрашивают обращение к байтовым ячейкам БАЙТЫ (О— I). БАЙТЫ (1-2), БАЙТЫ (2-3), БАЙТЫ (0-2), БАЙТЫ (1—3) или БАЙТЫ (0-3).

Правило 2.65. Исполнители D0S( О) НЕ ДОЛЖНЫ О ТВЕЧА ТЬ отрицателышм перепадом сигна-ш на линии D1ACK* во время исполнения циклов, которые запрашивают обращение к байтовым ячейка.» БАЙТ (О), БАЙТ(2), БАЙТЫ(0-1), БАЙТЬК1-2), БАЙТЫ(2-3), БАЙТЫ(0-2), БАЙТЫ(1-3) mu БАЙ-ТЫ(О-З).

Предложение 2.8. Предлагается проектировать исполнители так, чтобы они отвечали отрицательным перепадом на линии BERR* при возникновении следующих ситуаций:

23

Страница 34

ГОСТРМЭК 821-2000

а)    когда у исполнителя D08(0). DG8(EO) или DI6 опрашивается выполнение 4-байтового

цикла;

б)    когда у исполнителя DOX(O) или DOS(EO) запрашивается выполнение 2-байтового цикла;

в)    когда у исполнителя D08(0), DG8(EO) или D16 запрашивается выполнение невыровненной пересылки (т. е. 3-байтовая пересылка или 2-байтовая пересылка БАЙТОВ (1—2)).

В таблице 2.10 приведены рапичные мнемонические обозначения, употребляемые для описания основных возможностей пересылки данных, и смысловое содержание каждого из них при описании возможностей задатчиков, исполнителей и адресных мониторов.

Таблица 2.10—Мнемонические обозначения основных возможностей пересылки ланных

Мнемоническое обозначенне

Функциональный

блок

Смислоиас содержание

D08(O)

Исполнитель

Может воспринимать следующие циклы:

-    однобай тные никлы считывания:

СЧИТЫВАНИЕ БАЙТА (1) СЧИТЫВАНИЕ БАЙТА (3>

-    олнобайтовые циклы записи:

ЗАПИСЬ БАЙТА <1)

ЗАПИСЬ БАЙТА (3)

D08(EO)

Задатчик Исполнитель Адресный монитор

Может формиронать следующие циклы: Может воспринимать следующие никлы: Может контролировать следующие циклы:

-    однобайтовые никлы считывания:

СЧИТЫВАНИЕ БАЙТА (0) СЧИТЫВАНИЕ БАЙТА (1) СЧИТЫВАНИЕ БАЙТА (2) СЧИТЫВАНИЕ БАЙТА (3)

-    олнобайтовые циклы записи:

ЗАПИСЬ БАЙТА (0)

ЗАПИСЬ БАЙТА (1)

ЗАПИСЬ БАЙТА (2)

ЗАПИСЬ БАЙТА (3)

D16

Задатчик Исполнитель Адресный монитор

Может формировать следующие циклы: Может воспринимать следующие циклы: Может контролировать следующие циклы: - двухбайтовые циклы счит ывания: СЧИТЫВАНИЕ БАЙТОВ (0-1) СЧИТЫВАНИЕ БАЙТОВ (2-3) -двухбайтовые циклы записи:

ЗАПИСЬ БАЙТОВ (0-1)

ЗАПИСЬ БАЙТОВ (2-3)

D32

Задатчик Исполнитель Адресный монитор

Может формировать следующие циклы: Может воспринимать следующие циклы: Может контролировать следующие циклы:

-    четырехбайтовые циклы считывания:

СЧИТЫВАНИЕ БАЙТОВ (0-3)

-    четырехбайтовые никлы записи:

ЗАПИСЬ БАЙТОВ (0-3)

Замечание 2.16. Может показаться логичным определить исполнители только четных байтов, которые бы отвечали ячейкам памяти с четными байтами, смежным с ячейками для исполнителей 008(0). Однако этого нельзя делать по той причине, что существует только одна линия DTACK*. Если задатчик выбрал бы одновременно как четнобайтовую, так и нечетнобайтовую ячейки при выполнении двухбайтовой пересылки, то оба исполнителя в один и тот же момент времени возбуждали бы линию DT.ACK* и задатчик не смог бы узнать, оба ли модуля подтвердили обращение.

24

Страница 35

ГОСТ РМЭК 821-2000

Замечание 2.17. Поскольку исполнители OOS(O) отвечают только на нечетнобайтовые адреса, они не обеспечивают работу с адресами четных байтов памяти. Исполнители £>08(0) удобны только для регистров ввода/вывода, статуса или управления, тогда как для работы с запоминающими устройствами удобны исполнители D08(EO), 016 и D32.

2.3.7 Возможности блочной пересылки

Задатчики часто обращаются к нескольким ячейкам памяти в порядке возрастания адресов. В этом случае очень удобными являются циклы блочной пересылки. Они позволяют задатчику выдавать один адрес, а затем осуществлять ввод/вывод данных в/из соответствующей ячейки и следующих в возрастающем порядке адресов ячеек, не выстав1яя каждый раз новый адрес.

Когда задатчик инициирует цикл блочной пересылки, отвечающий исполнитель фиксирует адрес во внутримодулыюм счетчике. После завершения первой пересылки данных (т. е. установки высокими стробов данных) задатчик не позволяет устанавливаться адресному стробу высоким. Вместо этого он каждый раз устанавливает строб(ы) данных низким (и) в ответ на подтверждения пересылок данных от исполнителя и пересылает данные в/из следующих в порядке возрастания адресов ячеек памяти.

Для обращения к следующей (следующим) ячейке (ячейкам) памяти исполнитель осуществляет приращение внутримодульного счетчика, который формирует адрес при каждом переходе строба (стробов) данных с одного уровня на другой.

Замечание 2.18. Реализация возможности циклов блочной пересылки неограниченной длины усложняет проектирование схем модулей памяти. В частности, все исполнители блочных пересылок (и тот, который отвечает, и те, которые не отвечают) обязаны фиксировать начальный адрес, а затем осуществлять приращение адресного счетчика на каждую пересылку по шине. В таком случае все исполнители должны декодировать получившийся в результате приращения адрес, чтобы определить, не пересекаетли он границу адресного пространства конкретного модуля. Хотя проектирование такого модуля вполне возможно, но упомянутая процедура декодирования адресов обычно ограничивает времена обращения исполнителя. Для упрощения проектирования схем таких исполнителей и сокращения времени обращения настоящий стандарт устанавливает правило 2.12.

Правило 2.12. Циклы бючной пересылки НЕ ДОЛЖНЫ ПЕРЕСЕКАТЬ пи одной 256-байтовой границы.

Замечание 2.19. Правило 2.12 ограничивает длину блочных пересылок 256 байтами. В процессе такой блочной пересылки изменяются только состояния адресных линий А01— А07. Это упрощает проектирование исполнителей бючных пересылок. В этом случае старшие адресные линии приходится декодировать только один раз в начале цикла блочной пересылки, позволяя сократить время обращения при всех последующих пересылках данных.

Замечание 2.20. В некоторых случаях может возникнуть необходимость переслать большой блок данных, который пересекает одну или несколько 256-байтовых границ. Если при проектировании аппаратной части модуля, выполняющей блочную пересылку, предусмотрена возможность распознавать достижение 256-байтовой границы, модуль может мгновенно установить линию AS4 высокой, а затем инициировать следующую блочную пересылку без вмешательства системной программы.

Цикл блочного считывания очень напоминает последовательность циклов считывания. Аналогично, цикл блочной записи очень напоминает последовательность циклов записи. Разница заключается в том, что при блочных считывании и записи задатчик широковещательно передает только начальный адрес, а адресный сгроб удерживается низким во время всех блочных пересылок данных.

Замечание 2.21. Управление шиной пересылки данных не может быть передано в процессе циклов блочных пересылок, поскольку в процессе этих пересылок на линии AS* удерживается низкий уровень, а управление шиной пересылки данных может передаваться, если на линии AS* удерживается высокий уровень.

Правило 2.66. Исполнители, обладающие возможностью бючных пересылок. ДОЛЖНЫ КОНТРОЛ ИРОВА ТЬ линию AS*, а также ДОЛЖНЫ ЗАХВА ТЫВА ТЬ адресную информацию, когда они обнаруживают отрицательный перепад сигнала на линии AS*.

Замечание 2.86. В процессе однобайтовых блочных пересылок одновременно пересылаются 8 разрядов данных полициям ООО—D07 или D08—015. Один из примеров такой пересылки приведен ниже.

25

2-}— 1644

Страница 36

ГОСТ РМЭК 821-2000

D08-D15    DQ0-D07

БАЙТ (1)

Перми гщмшлш данных

БАЙТ (2)

БАЙТ (3)

БАЙТ (0)

БАЙТ (1)

БАЙТ (2)

БАЙТ (3)

Последний гервсыпка данных

Замечание 2.87. В процессе двухбайтовых блочных пересылок одновременно пересылаются 16 разрядов данных но линиям D00—D15. Олин из примеров такой пересылки приведен ниже.

D08-D15    D0()-D07

педо педеле денных    БАЙТ (2)    БАЙТ (3)

:    БАЙТ (0)    БАЙТ (1)

БАЙТ (2)    БАЙТ (3)

БАЙТ (0)    БАЙТ (1)

БАЙТ (2)    БАЙТ (3)

Последний пересыпквдаиных    БАЙТ (0)    БАЙТ (1)

Таблица 2. II содержит мнемоническое обозначение, употребляемое дня описания возможностей блочной пересылки, и смысловое содержание применительно к задатчикам, исполнителям и адресным мониторам.

Таблица 2.11 — Мнемоническое обозначение возможностей блочных пересылок

Мнемоническое

обозначение

Функциональным

блок

Смысловое содержание

BLT

Задатчик D08( ЕО) Исполнитель D()8(EO) Адресный монитор 008 (ЕО)

Задатчик 016 Исполнитель 016 Адресный монитор 016

Зацагшк D32 Исполнитель 032 Адресный монитор 032

Может формировать следующие циклы:

Может воспринимать следующие циклы:

Может контролировать следующие циклы:

-    циклы блочного считывания:

ОДНОБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ

-    циклы блочной записи:

ОДНОБАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

Может формировать следующие никлы:

Может воспринимать следующие никлы:

Может контролировать следующие циклы:

-    никлы блочного считывания:

ДВУХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ

-    никлы блочной записи:

ДВУХБАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

Может формировать следующие циклы:

Может воспринимать следующие циклы:

Может контролировать следующие циклы:

-    никлы блочного считывания:

ЧЕТЫРЕХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ

-    циклы блочной записи:

ЧЕТЫРЕХ БАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

26

Страница 37

ГОСТ РМЭК 821-2000

2.3.8 Функциональная возможность Ч т е н и е-М о д и ф н к а ц и я-Запись

В мультипроцессорных системах, совместно использующих ресурсы, такие как устройства памяти и ввода/вывода, нужен алгоритм по распределению этих ресурсов. Одна го очень важных целей этого алгоритма распределения состоит в том, чтобы гарантировать невозможность одновременного использования какого-либо ресурса двумя задачами. Лучше всего эта проблема может быть проиллюстрирована следующим примером.

Два процессора в мультипроцессорной системе совместно используют какой-то общий ресурс (например, принтер). В любой MOMeirr времени ресурс может быть использован только одним процессором. Этот ресурс распределяется каким-либо разрядом в памяти, т.е. когда разряд установлен, то ресурс занят, когда он очищен, ресурс свободен. Для получения ресурса в свое распоряжение процессор А считывает разряд и проверяет его содержимое, чтобы определить, очищен ли он. Если разряд очищен, процессор Л устанавливает его. чтобы заблокировать использование принтера процессором В. Эта операция состоит из двух пересылок данных: считывание разряда для его проверки и записи для его установки. Однако может возникнуть проблема, если между этими двумя пересылками шина будет предоставлена процессору В. В этом случае процессор В может тоже установить, что упомянутый разряд очищен, и сделать вывод, что ресурс свободен. Далее оба будут устанавливать этот разряд в следующий свободный цикл и попытаются использовать ресурс.

Этот конфликт разрешается введением цикла Чтение—Модификация—Запись, который предотвращает передачу управления шиной пересылки данных между фазами считывания и записи этого цикла. Этот цикл очень напоминает совокупность двух циклов: цикла считывания и непосредственно следующего за ним никла записи. Отличие заключается в том, что в цикле Чтение—Модификация-Запись адресный строб удерживается низким в процессе обеих пересылок. Эго гарантирует невозможность передачи управления шиной пересылки данных во время цикла Чтение—Модификация-Запись в противоположность случаю с совокупностью двух циклов, так как передача управления возможна только в случае, когда адресный строб яапяется высоким.

Таблица 2.12 содержит мнемоническое обозначение, употребляемое для описания возможностей цикла Чтение—Модификация— Запись (read—modify—write— RMW). и смысловое содержание применительно к задатчикам, исполнителям и адресным мониторам.

Таблица 2.12 — Мнемоническое обозначение возможностей цикла Чтение—Модификация—Запись

М нсмоничсскос обозначение

Функциональнии Блок

Смысловое содержание

KMW

Исполнитель 1X18(0)

Задатчик D08(EO) Исполнитель DOS (СО) Адресный монитор DOS(EO)

Зааар|ик016 Исполнитель D16 Адресный монитор D16

Зцщпчнк D32 Исполнитель D32 Адресный монитор D32

Может воспринимать следующие никлы:

-    нечетные однобайтовыс циклы RMW:

ЧТЕНИЕ—МОДИФИКАЦИЯ—ЗАПИСЬ БАЙТА* 1)

чтение—модификация—запись байта(З)

Может формировать следующие ииклы:

Может воспринимать следующие циклы:

Может контролировать следующие ииклы:

-    однобайтовыс циклы RMW: ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА(О)

чтение—модификация—запись байтао)

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА(2) ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА(З)

Может формировать следующие циклы:

Может воспринимать следующие циклы:

Может контролировать следующие циклы:

-двухбайтовые циклы RMW: ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ ЬАЙТОВ(0-1) ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ ЬАЙТОВ(2-3)

Может формировать следующие циклы:

Может воспринимать следующие циклы:

Может контролировать следующие ииклы:

-    четырехбайтовые циклы RMW: ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ ЬАЙ ГОВ(О-З)

27

Страница 38

ГОСТРМЭК 821-2000

2.3.9 Возможности невыровненных пересылок Некоторые 32-разрядные микропроцессоры размешают и выбирают данные невыровненным способом. Например, 32-разрядная величина может быть размешена четырьмя различными способами, как показано на рисунке 2.6.

БАЙТ (33

Ч«ъфвв«*гомягруга    БАЙТ И

Z    БАЙТ (1)

БАЙТ (0)

БАЙТ (3)

Чопфвбайтомя группа    БАЙТ (2)

1    БАЙТ (1)

БАЙТ И

Прмьнф

А

Пример

В

Пример

С

Г^ммар

D

1 1

1 1

1 1

Г 1 '

1 1

1 1

-Fq-

-F=l-

1-1

1 1

I I

1 1

Рисунок 2.6 — Четыре способа размещения в памяти 32 разрядов данных

Задатчик может пересылать 32 разряда данных, используя несколько различных последовательностей циклов шины пересылки данных. Например, он может пересылать данные по одному байту, используя четыре однобайтовых пересылки данных. Однако задатчик может выполнить пересылку значительно быстрее, используя одну из последовательностей циклов, которые указаны в таблице 2.13.

Таблица 2.13 — Пересылка 32 разрядов данных с использованием кратиобайювых циклов

Пример (СМ. рису иок 2.6)

Послсдова1с.1ыюсти

UMK.IOH

Используемые линии яанмых

Блнювмс ячейки, к ююрим

OC>MCCIIUHCfCfl доспи

(см. рисунок 2 fit

А

Четырехбайтовая пересылка

000—031

Группа 1, БАЙТЫ (0—3)

В

Однобайтовая пересылка

1ХЮ—D07

Группа 1, БАЙТ (1)

Двухбайтовая пересылка

000—015

Группа 1, БАЙТЫ (2—3)

Однобайтовая пересылка или

DOS—015

Группа 2. БАЙТ (0>

Трехбайтовая пересылка

DOO-D23

Группа 1, БАЙТБ1 (1—3)

Однобайтовая пересылка

008-015

Группа 2, БАЙТ (0)

С

Двухбайтовая пересылка

000-015

Группа 1, БАЙТЫ (2—3)

Двухбайтовая пересылка

D00—015

Группа 2, БАЙТБ1 (0—1)

О

Однобайговая пересылка

D00-D07

Группа 1, БАЙТ (3)

Двухбайтовая пересылка

ООО—D15

Группа 2, БАЙТБ1 (0—1)

Однобайговая пересылка или

D08-D15

Группа 2, БАЙТ (2)

Однобайговая пересылка

D00-D07

Группа 1, БАЙТ (3)

Трехбайтовая пересылка

D08-D3I

Группа 2, БАЙТЫ (0—2)

Замечание 2.22. Последовательности, указанные в таблице 2.13, являются типичными для задатчика, выполняющего обращение к байтовым ячейкам в возрастающем порядке их адресов. Протокол магистрали VME этого требования не содержит.

Как указано в таблице 2.13. каждая из этих 32-разрядных пересылок может быть выполнена комбинацией однобайтовых и двухбайтовых пересылок. Однако в примерах В и D при выполнении этой процедуры требуются три цикла шины. По этой причине протокол шины пересылки данных

2S

Страница 39

ГОСТРМЭК 821—-2000

предусматривает также два цикла трехбайтовых пересылок. В комбинации с однобайтовым циклом эти трехбайтовые циклы позволяют размещать данные, как это указано в примерах В и D, всего за два пикла шины.

Некоторые 32-разрядные микропроцессоры одновременно размешают и выбирают по 16 разрядов данных невыровненным способом, как показано на рисунке 2.7.

помыер

G


П0ИМ60

Н


Е


F


БАЙТ(3]---------------------

ЧатгщмвЛвЛтоввя группе БАЙТ (2) ————— ————————————————

2    БАЙТ(1)------------------,-1

БАЙТ (0) ———————————    1    »

БАЯТР)------1,--1—1--'-&

Чвтьфшвийтшвяфртт БАЙТ (2) —г I ■ —)■    |--1    I———

1    БАЙТ (1) — I. ■!— I I —— ——————— —

БАЙТ (0) —I-•----------------

Рисунок 2.7 — Четыре способа размещения в памяти 16 разрядов ланных

Задатчик может выполнять пересылки 16 разрядов данных, используя несколько различных последовательностей циклов шипы пересылки ланных. как указано в таблице 2.14.

Таблица 2.14 — Пересылка 16 разрядов данных с использованием кратнобайтовых циклоп

Пример (см. рисунок 2.7)

Последовательности

циклов

Используемые линии ланных

Байтовые ячейки, к которым осуществляется доступ (см. рисунок 2.7)

Е

Двухбайтовая пересылка

D00-D15

Группа 1, БАЙТЫ (0—1)

F

Однобайтовая пересылка

000-D07

Группа 1. БАЙТ (1)

Однобайтовая пересылка

D0S-D15

Группа 1, БАЙТ (2)

или

Двухбайтовая пересылка

D08—D23

Группа 1, БАЙТБ1 (1—2)

Ci

Двухбайтовая пересылка

D00-DI5

Группа 1, БАЙТЫ (2—3)

Н

Однобайтовая пересылка

D00—D07

Группа 1, БАЙТ (3)

Однобайтовая пересылка

DOS—D15

Группа 2. БАЙТ (0)

Замечание 2.23. Последовательности, указанные в таблице 2.14, являются типичными для задатчика, который выполняет доступы к байтовым ячейкам в возрастающем порядке номеров. Протокол магистрали VM Е этого не требует.

Как видно из таблицы 2.14, 16-разрядная пересылка в примере F может выполняться двумя однобайтовыми пересылками. Однако для этого потребуются два цикла шины. По этой причине протокол шины пересылки данных предусматривает также цикл двухбайтовой пересылки, позволяющий размешать данные только за один цикл шины, как показано в примере F.

Замечание 2.24. Поскольку в невыровненных пересылках используются все 32 линии данных, эти пересылки могут выполняться только задатчиками D32 и исполнителями D32.

Правило 2.67. Исполнители и адресные мониторы D32 ДОЛЖНЫ ОБЛАДА ТЬ функишиииыюй возможностью невыровненных пересылок.

Правило 2.6. Исполнители DOSfO), DOS(EO) и D16 НЕ ДОЛЖНЫ ОТВЕЧАТЬ установкой DTACК* низким во время цикла, в котором выпыняется доступ к байтовым ячейкам ЬАЙТЫ(1—2), БАНТЫ(0—2) или ЬЛЙТЫ(1-3).

Таблица 2.15 объясняет смысл использования мнемонического обозначения UAT (unaligned transfer — невыровненные пересылки) применительно к задатчикам.

29

Страница 40

ГОСТ РМЭК 821-2000

Таблица 2.15 — Мнемоническое обозначение возможности невыровненных пересылок

М немоиическое обозначение

Функимоилльиын

блок

Смысловое содержание

UAT

Задатчик D32

Может формировать следующие циклы:

-    трехбайтовые циклы считывания:

СЧ ИТ Ы ВАМ И Е БАЙТОВ(0—2) СЧИТЫВАНИЕ БЛЙТОВО—3)

-    трехбайтовые никлы записи:

ЗАПИСЬ БАЙТОВ(0—2) ЗАПИСЬ БЛЙТОВП—3)

-    двухбайтовый цикл считывания:

СЧ ИТ Ы BA И И Е БАЙ ТО В( 1 - 2)

-    двухбайтовый цикл записи:

ЗАПИСЬ БЛЙТОВП-2)

2.3.10 Возможность использования цикла Только Адрес Цикл Только Адрес является единственным циклом на шине пересылки данных, который для пересылки данных не используется. Он начинается как обычный цикл шины пересылки данных с установки в достоверное состояние адреса, кода модификатора адреса, 1ЛСК* и LWORD* и установки в низкое состояние AS4 после времени установления. Однако при этом стробы данных никогда не устанавливаются низкими. После удержания в стабильном состоянии сигналов различных линий, стробируемых AS*, в течение заданного минимального периода задатчик завершает цикл, не ожидая установки в низкое состояние DTACK4 или BERR4 (цикл Только Адрес является также единственным циклом шины пересылки данных, которому для завершения не требуется никакого ответа). Таблица 2.16 объясняет смысл использования мнемонического обозначения ADO (Address only — Только Адрес) применительно к задатчикам.

Т а б л н и а 2.16 — Мнемоническое обозначение возможности uiucia Только Адрес

М исмоиическос соасржлмис

Функциональный

блок

Смысловое содержание

ADO

Задатчик

.Может формировать никлы Только Адрес

Замечание 2.25. Циклы Только Адрес могут использоваться для увеличения производительности модулей магистрали VME, позволяя модулю центрального процессора выполнять широковеша-тельную передачу адреса до того, как лот процессор определит, что данный адрес выбрал или не выбрал исполнителя на шине. Широковещательная передача адреса таких» способом позволяет исполнителям магистрали VME декодировать адрес одновременно с модулем центрального процессора.

Правило 2.68. Все исполнители ДОЛЖНЫ БЫТЬ СПРОЕКТИРОВАНЫ так. чтобы цикш Только Adpec (ADO) выполнялись без потери данных или сбоев в работе.

2.3. II Взаимодействие между функциональными блоками шины пересылки данных

Пересылки данных происходят между задатчиками и исполнителями. Задатчик — это блок, управляющий пересылкой. Исполнитель, который распознает адрес пересылки как свой собственный. является отвечающим исполнителем, а все другие — неотвечающими исполнителями.

После инициирования цикла пересылки данных задатчик ждет ответа от отвечающего исполнителя. Когда задатчик обнаруживает этот ответ, он устанавливает свои стробы данных и адресный строб высокими, заканчивая данный цикл. Исполнитель отвечает освобождением линии ответа.

Замечание 2.26. Хотя временные соотношения при пересылке адреса и данных в значительной степени независимы, имеются два исключения:

а)    прежде чем установить низкими DS04 или DS14, задатчик устанавливает низким AS4;

б)    исполнитель подтверждает как ASf, так и DS0* и DS14 либо сигналом DTACK4, либо сигналом BERR4.

Правило 2.13. Если исполнитель отвечает на цикл пересылки данных, то он ДОЛЖЕН УСТАНОВИТЬ низки.и либо DTACK* либо В ERR*, но НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ эти сигналы низкими одновременно.

30

Страница 41

ГОСТ РМ ЭК 821-2000

Замечание 2.27. Вследствие возможной разницы во времени распространения сигналов по магистрали. вызванной неодинаковой загруженностью линий AS*, DS0* и DS14, отрицательный перепад DS0* и DS14 может быть обнаружен исполнителем несколько раньше, чем отрицательный перепад сигнала AS*.

Замечание 2.28. Сигнал WRITE- устанавливается высоким для распознавания циклов считывания и низким для распознавания циклов записи прежде, чем первый строб данных устанавливается низким, и сохраняет неизменным любое свое состояние до тех пор, пока оба строба данных не установятся высокими.

Правило 2.14. Перед началом управлений линиями данных задатчик ДОЛЖЕН УБЕДИТЬСЯ, что предыдущий отвечающий исполнитель прекрати! управление этими линиями. С той целью -задатчик ДОЛЖЕН ПРОВЕРИТЬ, являются ли DTACK* и BERR* высокими, прежде чем установить строб(ы) данных низким(и) при любом типе цикла и прежде чем начать управление любыми линиями данных в цикле записи.

Правило 2.15. Прежде чем разрешить установку DTACK* высоким в конце цик.>а считывания, отвечающий исполнитель ДОЛЖЕН ОСВОБОДИ ТЬ линии данных.

Правило 2.16. Во время циклов считывания отвечающий исполнитель ДОЛЖЕН УДЕРЖИВА ТЬ ()остоверные данные до тех пор, пока не обнаружит высоким первый строб данных.

Предложение 2.3. Для достижения оптимальных рабочих характеристик предлагается разрабатывать задатчики таким образом, чтобы они устанавливали DS0* и DSI* высокими как можно быстрее, после того как DTACK* или BERR* станет низким. Предлагается также разрабатывать исполнители так, чтобы они освобождали линии данных и линию DTACK* как можно быстрее после обнаружения ими высокого уровня сигналов на линиях DSQ* и DS1*. Это позволяет обеспечить максимальную скорость пересылки данных по магистрали.

Замечание 2.29. Адресная информация на линиях адреса может измешпъся вскоре после того, как установится низким DTACK* или BERR4, и перед тем, как задатчик установит высокими DS0* и DSI* или AS*.

Третий тип функционального блока — адресный монитор. Он контролирует пересылки данных и генерирует либо один из двух, либо оба внутримодульных сигнала всякий раз, когда происходит обращение к контролируемой им байтовой ячейке. Если таким обращением является цикл записи, то формируется внутримолульный сигнал ЗАПИСЬ. Если происходит цикл считывания, то формируется внутримодульный сигнал ЧТЕНИЕ. Если выполняется цикл Чтение—Модификация-Запись. то формируются оба сигнала.

Если выполнение цикла затягивается, то вмешивается четвертый функциональный блок, шинный таймер, устанавливая BERR* низким и заканчивая, таким образом, квитирование пересылки данных и разрешая шине возобновить работу.

Правило 2.17. Имеется строгая взаимосвязь между положите, iъпыми и отрицате.шшми перепада -ми DS0*/DS1* и уровнями DTACK*/BERR*. Прежде чем установить низким DS0* или DS1*. задатчик ДОЛЖЕН УБЕДИТЬСЯ, что DTACK* и BERR* оба высокие. Когда же задатчик установи! низким DS0* или DS1• он НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ их высокими и ЗАКАНЧИВАТЬ пересылку до тех пор, пока не обнаружит низкий уровень DTACK* или BERR*.

Замечание 2.30. Модуль со встроенным процессором, который управляет пересылками данных между собой и другими модулями магистрали V.M Е, содержит функциональный блок задатчика. Если этот же модуль имеет еще и память, доступную со стороны магистрали, то он содержит также и функциональный блок исполнителя. Интеллектуальный периферийный контроллер может получать команды через интерфейс исполнителя от процессора общего назначения. Затем, исполняя эти команды, он может вести себя как задатчик при обращении к глобальной памяти магистрали VME.

2.4 Типичные примеры работы

Задатчики инициируют пересылки по шине пересылки данных. Адресуемый исполнитель затем подтверждает пересылку. После получения подтверждения пересылки данных задатчик заканчивает цикл. Асинхронный характер шины пересылки данных позволяет исполнителю устанавливать время, затрачиваемое на пересылку.

До начала каких-либо пересылок задатчику должно быть предоставлено исключительное право управления шиной пересылки данных. Это гарантирует, что несколько задатчиков не будут пытаться одновременно использовать шину пересылки данных. Задатчики получают право управления шиной пересылки данных с помощью функциональных блоков и сигнальных линий шины арбитража (подробнее см. в 2.5). При данном рассмотрении предполагается, что задатчик уже получил право и взял на себя управление шиной пересыпки данных.

Страница 42

ГОСТРМЭК 821-2000

2.4.1 Типичные никлы пересылки данных

На рисунке 2.8 показан типичный цикл однобайтового считывания. Для начала пересылки задатчик устанавливает на линиях адреса требуемый адрес и код модификатора адреса. Так как данный пример является никлом считывания БАЙТА (1), задатчик устанавливает LWORD* высоким и АО 1 — низким. Цикл подтверждения прерывания здесь отсутствует, поэтому IACK* низким не устанавливается. Затем задатчик в течение определенного времени установления делает паузу, позволяя стабилизировать информацию на линиях адреса и линиях модификатора адреса, и устанавливает низким AS4 для последующего декодирования адреса исполнителями.

Задатчик    Исполнитель

Адресовать исполнителю

Выставить адрес Выставить модификатор адреса Установить LWORD* высоким Установить IACK* высоким Установить AS* низким

Указать направление пересылки данных

Установить WRITE* высоким

Указать разрядность данных

Подождать, пока DTACK* и BERR* не станут высокими (это свидетельствует, что предшествующий исполнитель больше не упраатяет линиями данных) Установить DS0* низким и DSI* высоким

Обработать адрес

Принят!, адрес

Принять модификатор адреса Принять LWORD* высокого уровня Принять IACK* высокого уровня Принять AS* низкого уровня ЕСЛ И адрес совпадает с адресом данного исполнителя,

ТО выбрать внутримодульное устройство


Вышать данные

Принять WRITE* высокого уровня Считать данные из выбранного устройства Принять DSI* высокого уровня Принял, DS0* низкого уровня Поместить данные на D00— D07

Ответить задатчику

Установить DTACK* низким

(см. лисг 2)

Рисунок 2.8. лисг 1 — Пример однобайювого никла считывания

32

Страница 43

ГОСТ Р МЭК 821-2000 Исполнитель

Задатчик

Получить лаиные

Припять данные с D00—D07 Принять DTACK4 низкого уровня

Завершить цикл

ЕСТ И этот цикл последний, ТО

Освободить линии адреса Освободить линии модификатора адреса Освободить LWORD*

Освободить JACK*

КОНЕЦ_ЕСЛИ Установить DS04 высоким Установить AS* высоким

Закончить ответ задатчику

Закончить завершение цикла

ЕСЛИ этот цикл последний. ТО Освободить DS0* и DS14 Освободить AS*;

В ПРОТИВНОМ СЛУЧАЕ перейти к состоянию «Адресовать исполннгель» КОНЕЦЕСЛ И

Принять AS* и DS04 высокого уровня Освободить D00—D07

Подтвердить завершение цикла

Освободить DTACK4 Рисунок 2.8, лист 2

Каждый исполнитель, анализируя уровни сигналов на линиях адреса, модификатора адреса и 1АСК*, определяет, должен ли он отвечать. В то время, когда все это происходит, задатчик удерживает WRITE* высоким, что указывает на предстоящую операцию считывания. Кроме того, задатчик проверяет, находятся ли DTACK* и BERR4 в высоком состоянии, убеждаясь в том, что исполнитель из предыдущего цикла уже больше не управляет линиями данных. Если это так. задатчик устанавливает DS0* низким, оставляя DSI* высоким.

Затем отвечающий исполнитель определяет, к какой четырехбайтовой группе и к какому байту внутри этой группы происходит обращение, и начинает пересылку. После изатечения данных из внутренней памяти и помещения их налипни D00—D07 исполнитель сигнализирует задатчику, устанавливая DTACK* низким. Посте этого исполнитель удерживает DTACK* низким и сохраняет достоверные данные до тех пор. пока задатчик удерживает низким DS04.

Когда задатчик принимает сигнал DTACK4 низкого уровня, он захватывает данные на D00— D07, освобождает линии адреса и устанавливает DS0* и AS4 высокими. Исполнитель отвечает освобождением линий D00—D07, а также линии DTACK*. на которой после этого устанавливается высокий уровень сигнала.

Замечание 2.31. Задатчик на рисунке 2.8 освобождает все линии шины пересылки данных в конце пересылки, ^того не требуется до тех пор, пока запросчик задатчика не освободит BBSY* (bus busy) во время пересылки данных, как описано в 2.5.

Алгоритмы двухбайтовых и четырехбайтовых циклов пересылки данных очень схожи с одио-байговым циклом. Они приведены на рисунках 2.9 и 2.10.

33

Страница 44

ГОСТ РМЭК 821-2000

Задатчик    Исполнитель

Адресовать исполнителю

Выставить адрес Выставить модификатор адреса Установить LWORD* высоким Установить 1АСК* высоким Установить AS* низким

Указать направление пересылки данных

Установить WRITE* низким

Указать разрядность данных

Подождать, пока DTACK* и BERR* не станут высокими (это свидетельствует, что предшествующий исполнитель больше не управляет линиями данных) Поместить данные па ООО— D15 Установить DS0* и OS Г низкими

Обработать адрес

Принять адрес

Припять модификатор адреса Принять LWORD* высокого уровня Припять LACK* высокого уровня Принять AS* низкого уровня ЕСЛИ адрес совпадает с адресом данного исполнителя,

ТО выбрать внутри модул ьное устройство


Запомнить данные

Принять WRITE* низкого уровня Принять OSI* низкого уровня Принять OSO* низкого уровня Захватить данные с 000—015 Записать данные в выбранное устройство

Ответить задатчику

Установить DTACK4 низким

Завершигь цикл

Принять DTACK* низкого уровня ЕСЛИ этот цикл последний, ТО Освободить линии адреса Освободить линии модификатор адреса Освободить линии данных Освободить LWORD*

Освободить 1АСК*

КОНЕЦ_ ЕСЛИ

Установить DS0* и OS Г высокими Установить AS* высоким

(см. лист 2)

Рисунок 2.9. лист 1 — Пример двухбайтового никла записи

Страница 45

ГОСТРМЭК 821—-2000

Исполнитель

Задатчик

Закончить завершение

Если этот цикл последний, то Освободить DS0* и DS1* Освободить AS*

Или в против!юм случае перейти к состоянию «Адресовать исполнитель» КОНЕЦ, ЕСЛИ

Подтвердить завершение цикла

Принять AS*, DS0* и DS1* высокого уровня

Освободил, DTACK*


Рисунок 2.9. лист 2

Задатчик    Исполнитель

Атресовать исполнигелю

Выставить аарес Выставить модификатор адреса Установить LWORD* низким Установить IACK* высоким Установить AS* низким

Указать направление пересылки данных    Обработать    адрес

Установить WRITE* низким

Указать разрядность данных

Подождать, пока DTACK4 и BERR* не стан>т высокими (показывает, что предшествующий исполнитель больше не управляет линиями данных)

Поместить данные на D00— D3I Установить DS0* и DS1* низкими

Принять адрес

Принять модификатор адреса Принять LWORD* низкого уровня Принять IACK* высокого уровня Принять AS* низкого уровня ЕСЛИ адрес совпадает с адресом данного исполнителя.

ТО выбрать внугрнмодульное устройство


Запомнить данные

Принять WRITE* низкого уровня Принять DS0* и DS1* низкого уровня Захватить данные с D00—D31 Записать данные в выбранное устройство

(см. лист 2)

Рисунок 2.10, лист 1— Пример четырехбайтового цикла записи

35

Страница 46

ГОСТРМЭК 821-2000 Задатчик

Исполнитель

Ответить задатчику

Установить DTACK* низким

Завершить цикл

Принять DTACK4 низкого уровня ЕСЛИ этот цикл последний, ТО Освободить линии адреса Освободить линии модификатора адреса Освободить линии данных Освободить LWORD*

Освободить 1АСК*

КОНЕЦ_ЁСЛИ

Установить DSQ* и DSI* высокими Установить AS* высоким

Закончить завершение цикла

Подтвердить завершение цикла

Принять AS4, DS0* и DS1* высокого уровня

Освободить D I ACK*

ЕСЛИ этот цикл последний, ТО Освободить DS0* и DSI*

Освободить AS*

Или в противном случае перейти к состоянию «Адресовать исполнитель*

КОНЕЦ, ЕСТ И

Рисунок 2.10. лист 2

2.4.2 Конвейерная адресация

Поскольку для адреса и данных определены отдельные сгробы, задатчики могут осуществлять широковещательную пересылку адреса для следующего цикла в то время, как еще происходит пересылка данных для предыдущего цикла. Это получило название конвейерной адресации.

Рагрешенис 2.8. Как только задатчик обнаружит, что отвечающий исполнитель установил DTACK* или BERR* низким, он МОЖЕТ изменить адрес и, после удержания AS* высоким в течение минимального времени, снова установить AS* низким.

Например, когда исполнитель в цикле считывания установит DTACK* или BEER* низким, задатчику разрешается поместить новый адрес на адресную шину адреса во время считывания данных. Это равносильно перекрытию текущего цикла со следующим и увеличению производительности магистрали УМЕ.

Правило 2. IS. Все исполнители ДОЛЖНЫ БЫТЬ СПРОЕКТИРОВАНЫ с возможностью конвейерной адресации без потерь данных или ошибочных операций.

Ниже предлагаются две конструкции, которые выполняют конвейерную адресацию.

Замечание 2.32. Отвечающий исполнитель может распознать свой адрес и очень быстро ответить по линии DTACK* или BERR*. Поскольку задатчику разрешено снимать адрес после того, как отвечающий исполнитель установит DTACK* или BERR* низким, неотвечающие исполнители могут оказаться не в состоянии декодировать адресную информацию до того, как задатчик снимет ее с шины.

Замечание 2.33. Поскольку задатчик может осуществлять широковещательную пересылку нового адреса в процессе окончания предыдущего цикла, разработчики исполнителей должны обеспечить,

36

Страница 47

ГОСТ РМЭК 821-2000

чтобы следующая установка AS* не нарушала достоверность первого адреса, если он все еше необходим внутримодульной логике для сохранения данных на шине.

Предложение 2.4. Предлагается разрабатывать исполнители, захватывающие адресную информацию по отрицательному перепаду AS*.

Замечание 2.34. Задатчик может установить AS* низким для нового цикла до того, как он установит DS04 или DS1* высоким от предыдущего цикла. В связи с этим при перекрытии циклов может быть такой период, когда AS4 для нового цикла совпадет, по крайней мере, с одним из DS04 или DSI* от предыдущего цикла.

Предложение 2.5. Предлагается разрабатывать исполнители таким образом, чтобы они осуществляли пересылку данных с шины или на шину в момент, когда один или оба строба данных DS0* и DSI* были низкими, a DTACK* и BERR4 — оба высокими, а не тогда, когда одновременно удерживается низкий уровень AS4 и одного или обоих DS0* и DSI4.

Разрешение 2.9. Задатчики МОГУТ конструироваться без возможности работы в режиме конвейерной адресации (например, они МОГУТ ждать освобождения отвечающим исполнителем линий DTACK4 и BERR4, прежде чем установить AS* низким для следующего цикла).

2.5 Получение права на использование шины пересылки данных

Правило 2.19. Прежде чем пересилить какие-либо данные по шине, задатчик ДОЛЖЕН ПОЛУЧИТЬ разрешение на ее использование, как описано в разд&1е 3.

Шина пересылки данных может потребоваться нескольким задатчикам одновременно. Процесс, определяющий, какой задатчик сможет использовать шину пересылки данных, называется арбитражем и рассматривается в разделе 3. Поскольку арбитраж тесно связан с работой шины пересылки данных, он кратко описывается и здесь.

На рисунке 2.11 представлены два примера, показывающие возможные последовательности событий, когда задатчик (названный «задатчик А*) заканчивает использование шины пересылки данных и разрешает арбитраж.

Пример I. Арбитраж во время последней пересылки данных

ЗмсгчкА шпгьаусг    ЗадшчинВишолыушт

шину пврмьпм длин ым    шинутршылн денных

1

1

Запись

Считывание

Считывание |

Запись

37

Страница 48

ГОСТРМЭК 821-2000

Пример 2. Арби I раж после последней пересылки данных

Задатчик Л КпогЫуот шну транш амих


Эвдпчк В используя-иинупаркылш даннык

_I_


аали»к I №тцш»

считывание I зелись

В примере 1 задатчик А еще в процессе своей последней пересылки показывает, что шина пересылки данных ему больше ненужна. Он делает это с помощью своего запросчика, который освобождает сигнальную линию занятости шины (BBSY*). Так как задатчик А заранее уведомляет о скором освобождении шины пересылки данных, арбитраж осуществляется во время последней пересылки. Арбитраж заканчивается, и задатчику В предоставляется разрешение на использование шины пересылки данных до того, как задатчик А закончит свой цикл, но он ждет, пока задатчик А не освободит линию AS*. Это гарантирует, что задатчик В не начнет управление шиной пересылки данных прежде, чем задатчик А не закончит свою последнюю пересылку.

В примере 2 задатчик А ожидает завершения последней пересылки данных (то есть, когда линия AS* будет освобождена), прежде чем освободить ВBSY*. В этом случае шина пересылки данных не используется во время выполнения арбитража. Задатчику В затем предоставляется право на использование шины, и, поскольку AS* уже высокий, он начнет немедленно использовать шину пересылки данных.

Правило 2.20. Как то лько запросчик задатчика освобождает линию BBS У*, этот задатчик НЕ ДОЛЖЕН ПЕРЕКЛЮЧА ТЬ AS* с высокого уровня на низкий. то есть НЕ ДОЛЖЕН НАЧИНАТЬ новый цикл до получения его запросчиком нового разрешения на иепмьэование шины.

2.6 Правила и замечания по временнйм соотношениям сигналов шины пересылки данных

Данный подраздел содержит правила и замечания по временнйм соотношениям, которые определяют поведение задатчиков и исполнителей. Эта информация о временнОх соотношениях дается в виде рисунков и таблиц.

Таблица 2.17 содержит перечень временнйх диаграмм, которые определяют работу задатчика, исполнителя и адресного монитора.

Таблица 2.18 вводит мнемонические обозначения, употребляемые в данном подразделе.

Таблицы 2.19—2.21 определяют использование сигналов шины пересылки данных.

Таблицы 2.22—2.27 устанавливают значения параметров временнйх соотношений сигналов шины пересылки данных (ссылочные номера, употребляемые в таблицах 2.24—2.27. соответствуют номерам параметров временнйх соотношений в таблицах 2.22 и 2.23).

38

Страница 49

ГОСТ РМЭК 821-2000

Таблица 2.17 — Перечень врсменнОх диаграмм, определяющих работу задатчиков, отвечающих исполнителей и адресных мониторов (врсменнйе параметры ушианы в таблице 2.22)

Номер рисунки

оремеми£н лилрлммы

Мнемоническое

обозначение

Тип цикла пересылки

широко пета тельмон

пересылки

дирссл

пересылки лайиых

ADO

Только Адрес

2.12

Отсутствует

DOS(ЕО)

Пересылки одного четного байта:

СЧИТЫВАНИЕ БАЙТА (Q) СЧИТЫВАНИЕ БАЙТА <2) ЗАПИСЬ БАЙТА (0) ЗАПИСЬ БАЙТА (2)

2.12.    2.13

2.12,    2.13

2.12.    2.13

2.12,    2.13

2.16

2.16

2.1?

2.17

DOS(ЕО> или DOS (О)

Пересылки одного нечетною байта:

СЧИТЫВАНИЕ БАЙТА (1) СЧИТЫВАНИЕ БАЙТА (3) ЗАПИСЬ БАЙТА (1)

ЗАПИСЬ БАЙТА (3)

2.12.    2.13

2.12,    2.13

2.12.    2.13

2.12,    2.13

2.16

2.16

2.18

2.18

D16

Двухбайтовые пересылки:

СЧИТЫВАНИЕ БАЙТОВ (0-1) СЧИТЫВАНИЕ БАЙТОВ (2-3) ЗАПИСЬ БАЙТОВ (0-1) ЗАПИСЬ БАЙТОВ (2-3)

2.12,    2.13

2.12.    2.13

2.12,    2.13

2.12.    2.13

2.17

2.17

2.19

2.19

D32

Четырсхбайговые пересылки:

СЧИТЫВАНИЕ БАЙТОВ (0-3) ЗАПИСЬ БАЙТОВ (0-3)

2.12.    2.13

2.12,    2.13

2.17

2.19

DG8(EO):

BLT

Однобайтовыс блочные пересылки:

ОДНОБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ ОДНОБАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

2.12,    2.14

2.12.    2.14

2.16

2.18

DI6:BLT

Двухбайтовые блочные пересылки:

ДВУХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ ДВУХБАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

2.12.    2.14

2.12.    2.14

2.17

2.19

D32:BLT

Четырсхбайговые блочные пересылки:

ЧЕТЫРЕХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ ЧЕТЫРЕХБАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

2.12,    2.14

2.12.    2.14

2.17

2.19

DOX(EO):

RMW

Однобайтовые пересылки Чтения—Модификации—Записи:

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (0) ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (I) ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (2) ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (3)

2.12,    2.15

2.12.    2.15

2.12,    2.15

2.12.    2.15

2.20

2.20

2.20

2.20

39

Страница 50

ГОСТРМЭК 821-2000

Окончание таблицы 2.17

Мнемоническое

обозначение

Тип цикла пересылки

Номер времени1й

эисунка

диаграммы

Широкове-та iv.it> ной пересылки адреса

пересылки

данных

DI&RMW

Двухбайтовые пересылки

Чтения—Модификации—Записи:

ЧГЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (0-1)

2.12, 2.15

2.21

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (2-3)

2.12, 2.15

2.21

D32RMW

Четырехбайтовые пересылки

Чтения—Модификации—Записи:

ЧТЕНИЕ—МОДИФИКАЦИЯ—ЗАПИСЬ БАЙТОВ (0-3)

2.13, 2.15

2.21

D32:L'AT

Невыровненные пересылки:

СЧИТЫВАНИЕ БАЙТОВ (0-2)

2.12, 2.13

2.16

СЧИТЫВАНИЕ БАЙТОВ (1-3)

2.12, 2.13

2.16

СЧИТЫВАНИЕ БАЙТОВ (1-2)

2.12, 2.13

2.17

ЗАПИСЬ БАЙТОВ (0-2)

2.12, 2.13

2.18

ЗАПИСЬ БАЙТОВ (1-3)

2.12, 2.13

2.18

ЗАПИСЬ БАЙТОВ (1-2)

2.12, 2.13

2.19

Таблицы 2.19-2.21 показывают, как различные сигнальные линии шины пересылки данных используются для широковещательной пересылки адресов и для пересылки данных. Эти таблицы связаны с различными временными диаграммами, которые следуют далее. Для обеспечения компактности этих таблиц употребляются мнемонические обозначения, описывающие, когда и в какое состояние устанавливаются различные сигнальные линии. Эти мнемонические обозначения определены в таблице 2.18. Во второй графе (Описание) этой таблицы наряду с русским приведен и английский эквивалент, объясняющий образование мнемонических обозначений в первой графе.

Таблица 2.18 — Определение мнемонических обозначений, употребляемых и таблицах 2.19—2.21

M HCMOII и

чес кое обозначение

Описание

Комментарий

DVBM

Driven Valid By Master — устанавливаются задатчиком достоверными

Правило 2.21. Задатчик ДОЛЖЕН УСТАНАВЛИВАТЬ на линиях, обозначаемых D УВ Ч. достоверный уровень

DLBM

Driven Low By Master — устанавливаются задатчиком низкими

Правило 2.22. Задатчик ДОЛЖЕН УСТА НА ВЛИВА ТЬ на линиях, обозначаемых DI.BM, низкий уровень

DHBM

Driven High By Master — устанавливаются задатчиком высокими

Правило 2.23. Задатчик ДОЛЖЕН УСТАНАВЛИВАТЬ на линиях, обозначаемых DHBM. высокий уровень

dhbm?

driven high by master — устанавливаются задатчиком высокими?

Разрешение 2.10. Задатчик МОЖЕТ устанавливать на линиях, обозначаемых dhbm?. высокий уровень

•40

Страница 51

ГОСТРМЭК 821—-2000

Окончание таблицы 2.18

М псион II-ческое обозначение

Описание

Комментарий

Правило 2.24. Задатчик НЕ ДОЛЖЕН УСТАНАВЛИВА ТЬ на линиях, обозначаемых dhbm?, низкий уровень

dxbm?

driven by master — управляются задатчиком?

Разрешение 2.11. Задатчик МОЖЕТ управлять линиями, обозначаемыми xbm?, либо он МОЖЕТ прекратить упра&чение этими линиями (Если линиями dxbm? управляют, они не несут никакой достоверной информации)

DVBS

Driven Valid By Slave — уста на вл и на ютси исполнителем достоверными

Правило 2.25. Отвечающий ucna.wume.ib ДОЛЖЕН УСТАНАВЛИВА ТЬ на линиях, обозначаемых DVBS. достоверный уровень

dxbs?

driven by slave —

управляются

исполнителем?

Разрешение 2.12. Отвечающий исполнитель МОЖЕТ управлять линиями, обозначаемыми dxbs?, либо он МОЖЕТ прекратить управление этими линиями. (Если линиями dxbs? управляют, они не несут никакой достоверной информации)

DVB В

Driven Valid By Both Slave and Master — уста навл и ва ются достоверными как исполнителем, гак и задатчиком

Правило 2.26. Во время фазы считывания цикла Чтение— Модификация—Запись, отвечающий исполнитель ДОЛЖЕН УСТАНАВЛИВА ТЬ на линиях, обозначаемых DVBB. достоверные данные. Во время фазы записи цик.ш Чтение—Модификация—Запись задатчик ДОЛЖЕН УСТАНАВЛИВАТЬ на линиях, обозначаемых OVBB. достоверные данные

dxbb?

driven by both dove and master — управляются как исполнителем, гак и задатчиком'?

Разрешение 2.13. Во время фазы считывания цикла Чтение—Модификация—'Запись отвечающий исполнитель МОЖЕТ упрашшгь линиями, обозначаемыми dxbb?, либо он МОЖЕТ прекратить управление этими линиями. Во время фазы записи цикла Чтение—Модификация—Запись задатчик МОЖЕТ управлять линиями, обозначаемыми dxbb?, либо он МОЖЕТ прекратить управление этими линиями. (Если линиями, обозначаемыми dxbb?, управляют. они не несут никакой достоверной информации).

Т а б л к и а 2.19 — Использование адресных линий для выбора четырехбайтовой группы

Мнемоми ческое обозначв* мне

Режим

адресации

A02-AI5 <см. примечание)

AI6-A23

A24-A3I

IACK*

AI6

КОРОТКАЯ

DVBM

dxbm?

dxbm?

dhbm?

А24

СТАНДАРТНАЯ

DVBM

DVBM

dxbm?

dhbm?

А32

РАСШИРЕННАЯ

DVBM

DVBM

DVBM

dhbm?

Примечание — Линия А01 вместе с LVVORD*. DSQ* и DSI* используется для определения, к каким из четырех байтов внутри четырехбайтовой группы производится обращение (см. таблицу 2.20).

J.1-I644

41

Страница 52

ГОСТ РМЭК 821-2000

Т а 6 л и и а 2.20 — Использование DSO*, DSI*. А01 и LWORD* во время различных циклов

Мнемоническое обозначение

Тип UHK.-M

DSI*

DS0*

Afll

LWORD*

ADO

Только адрес (Adress Only)

dhbm?

dhbm?

dxbm?

dxbm?

DOS(EO)

Пересылки одного четного байта:

СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТА(0) СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТА (2)

DLBM

DLBM

dhbm?

dhbm?

DLBM

DHBM

dhbm?

dhbm?

DOS<EO)

или

DUS(O)

Пересылки одного нечетного байга:

СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТА(!) СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТА (3)

dhbm?

dhbm?

DLBM

DLBM

DLBM

DHBM

dhbm?

dhbm?

DI6

Двухбайтовые пересылки:

СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТОВ (0-1) СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТОВ (2-3)

DLBM

DLBM

DLBM

DLBM

DLBM

DHBM

dhbm?

dhbm?

D32

Четырехбайтовые пересылки:

СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТОВ (0-3)

DLBM

DLBM

DLBM

DLBM

DOS(EO):

BLT

Однобайтоиые блочные пересылки:

ОДНОБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ или ЗАПИСЬ

Cm. i

римечание

1

dhbm?

DI6:BLT

Двухбайтовые блочные пересылки: ДВУХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ или ЗАПИСЬ

DLBM

DLBM

Примечание 2

dhbm?

D32:BLT

Четырехбайтовые блочные пересылки:

ЧЕТЫРЕХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ или ЗАПИСЬ

DLBM

DLBM

DLBM

DLBM

DOS(EO):

RMW

Однобайтовые пересылки Чтения—Модификации—Записи:

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА <0)

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (1)

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (2)

ЧТЕН И Е-МОДИФИ КАЦИЯ - ЗАП ИСЬ БАЙТА <3)

DLBM

dhbm?

DLBM

dhbm?

dhbm?

DLBM

dhbm?

DLBM

DLBM

DLBM

DHBM

DHBM

dhbm?

dhbm?

dhbm?

dhbm?

D16:RMW

Двухбайтовые пересылки Чтения—Модификации—Записи:

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (0-1)

DLBM

DLBM

DLBM

dhbm?

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (2-3)

DLBM

DLBM

DHBM

dhbm?

42

Страница 53

ГОСТРМЭК 821—-2000

Окончание таблицы 2.20

Мнемоническое Ынм-начемие


ТИК IIHK-IJ


DSI'


DSD*


Л01


LWORD*


D31RMW


Четырехбайговые пересылки Чтения—Модификации—Записи:

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (0-3)

Невыровненные пересылки:

СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТОВ (0-2) СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТОВ (1-3) СЧИТЫВАНИЕ или ЗАПИСЬ БАЙТОВ (1-2)


DLBM


DLBM


DLBM


DLBM


D32:UAT


OLBM

dhbm?

OLBM


dhbm?

DLBM

DLBM


DLBM

DLBM

DLBM


DLBM

DLBM

DHBM


Примечания

1 Во время однобитовых блочных пересылок два строба данных устанавливаются низкими попеременно. При первой пересылке низким может быть установлен любой из стробов данных. Если первой адресуемой байтовой ячейкой является БАЙТ(О) или БАЙТ(2), то задатчик сначала устанавливает низким DS1*. Если первой адресуемой байтовой ячейкой является БАЙТ(1) или БАЙТ(З), то он сначала устанавливает низким DS0*. Уровень на линии АО 1 является достоверным только при первой пересылке данных (т.е. до первой установки исполнителем низким DTACK* или В ERR*) и может устанавливаться низким или высоким в зависимости от- того, с какого байта начинается однобайтовая блочная пересылка. Если первой байтовой ячейкой является БАЙТ(0) или БАЙТ(1), то задатчик устанавливает на А01 низкий уровень. Если первой байтовой ячейкой является БАЙТ(2) или БАЙТ (3). то задатчик устанавливает на А01 высокий уровень.

Ниже приводится пример использования DS0*. DSl*, А01 и LWORD* во время цикла однобайтовой блочной пересылки, которая начинается с БАЙТА (2):

LWORD"

Парим гчфвсыгаш дан ним

DSP

DS0*

А01

БАЙТ (2)

DLBM

DHBM

DHBM

dhbm?

БАЙТ (3)

DHBM

DLBM

dxbm?

dxbm?

БАЙТ (0)

DLBM

DHBM

dxbm?

dxbm?

БАЙТ (1)

DHBM

DLBM

dxbm?

dxbm?

БАЙТ (2)

DLBM

DHBM

dxbm?

dxbm?

Поапдот гараат дат их

2 Во время двухбайтовой блочной пересылки данных уровень на А01 является достоверным только при первой пересылке данных (т.е. до первой установки исполнителем низким DTACK* или BERR") и устанавливается низким или высоким в зависимости от того, с какой двухбайтовой группы начинается двухбайтовая блочная пересылка. Если первой двухбайтовой группой являются БАЙТЫ (0—1). то задатчик устанавливает на А01 низкий уровень. Если первой двухбайтовой группой являются БАЙТЫ(2—3), то задатчик устанавливает на А01 высокий уровень.

Таблица 2.21 — Использование линий данных для пересылки данных

Мнемоническое обозначение

Тип цикла

D24-D31

DI6-D23

DOS— DI5

D00- Dl)7

ADO

Только адрес

dxbm?

dxbm?

dxbm?

dxbm?

DOS(EO)

Пересылки одного четного байта:

СЧИТЫВАНИЕ БАЙТА (0)

dxbs?

dxbs?

DVBS

dxbs?

СЧИТЫВАНИЕ БАЙТА (2)

dxbs?

dxbs?

DVBS

dxbs?

43

Страница 54

ГОСТРМЭК 821-2000

ПрскЬлжение таблицы 2.21

Мнемоии-

ЧССКОС Ык>1-

ничсмис

Tни иикла

D24-D3I

DI6-D23

D08-DJS

D00- DO?

ЗАПИСЬ БАЙТА (0) ЗАПИСЬ БАЙТА (2)

dxbm?

dxbm?

dxbm?

dxbm?

DVBM

DVBM

dxbm?

dxbm?

DOS(EO>

или

DOS(O)

Пересылки одного нечетного байга:

СЧИТЫВАНИЕ БАЙТА (1) СЧИТЫВАНИЕ БАЙТА (3)

dxbs?

dxbs?

dxbs?

dxbs?

dxbs?

dxbs?

DVBS

DVBS

ЗАПИСЬ БАЙТА (1) ЗАПИСЬ БАЙТА (3)

dxbm?

dxbm?

dxbm?

dxbm?

dxbm?

dxbm?

DVBM

DVBM

016

Двухбайтовые пересылки:

СЧИТЫВАНИЕ БАЙТОВ (0-1) СЧИТЫВАНИЕ БАЙТОВ (2-3)

dxbs?

dxbs?

dxbs?

dxbs?

DVBS

DVBS

DVBS

DVBS

ЗАПИСЬ БАЙТОВ (0-1) ЗАПИСЬ БАЙТОВ (2-3)

dxbm?

dxbm?

dxbm?

dxbm?

DVBM

DVBM

DVBM

DVBM

D32

Четырсхбайговые пересылки:

СЧИТЫВАНИЕ БАЙТОВ (0-3)

DVBS

DVBS

DVBS

DVBS

ЗАПИСЬ БАЙТОВ (0-3)

DVBM

DVBM

DVBM

DVBM

DOS(EO):

BLT

Однобитовые блочные пересылки:

ОДНОБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ

dxbs?

dxbs?

См. прим<

гчание

ОДНОБАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

dxbm?

dxbm?

См. примечание

DI6.BLT

Двухбайтовые блочные пересылки:

ДВУХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ

dxbs?

dxbs?

DVBS

DVBS

ДВУХБАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

dxbm?

dxbm?

DVBM

DVBM

D32:BLT

Четырсхбайговые блочные пересылки:

ЧЕТЫРЕХБАЙТОВОЕ БЛОЧНОЕ СЧИТЫВАНИЕ

DVBS

DVBS

DVBS

DVBS

ЧЕТЫРЕХ БАЙТОВАЯ БЛОЧНАЯ ЗАПИСЬ

DVBM

DVBM

DVBM

DVBM

DOS(EO):

RMW

Однобитовые пересылки Чтения—Модификации—Записи:

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (0)

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТА (1)

dxbb?

dvbb?

dxbb?

dxbb?

DVBB

dxbb?

dxbb?

DVBB

44

Страница 55

ГОСТРМЭК 821—-2000

Окончание таблицы 2.21

Мне ионн ческос обоз качение


D24-D31


DOO— D07


Тип никла


D16 —D23


D0B-D15


ЧТЕНИЕ—МОДИФИКАЦИЯ—ЗАПИСЬ БАЙТА (2)

ЧТЕНИЕ—МОДИФИКАЦИЯ—ЗАПИСЬ БАЙ ГА (3)

Двухбайтовые пересылки Чтении—Модификации—Записи:

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (0-1)

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (2-3)

Четырсхбайговые пересылки Чтения—Модификации—записи:

ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ БАЙТОВ (0-3)

Невыровненные пересылки:

СЧИТЫВАНИЕ БАЙТОВ (0-2) СЧИТЫВАНИЕ БАЙТОВ (1-3) СЧИТЫВАНИЕ БАЙТОВ (1-2)


dxbb?

dxbb?


dxbb?

dxbb?


DVBB

dxbb?


dxbb?

DVBB


D16:RMW


dxbb?


dxbb?

dxbb?


DVBB


DVBB


DVBB


DVBB


dxbb?


D32:RMW


DVBB


DVBB


DVBB


DVBB


D32:UAT


DVBS

dxbs?

dxbs?


DVBS

DVBS

DVBS


DVBS

DVBS

DVBS


dxbs?

DVBS

dxbs?


ЗАПИСЬ БАЙТОВ (0-2) ЗАПИСЬ БАЙТОВ < 1-3) ЗАПИСЬ БАЙТОВ (1-2)


DVBM

dxbm?

dxbm?


DVBM

DVBM

DVBM


DVBM

DVBM

DVBM


dxbm?

DVBM

dxbm?


Примечание — Во время однобайтовых блочных пересылок данные передаются восемью разрядами одновременно по линиям DOO—D07 или DOS—DI5. Пример однобайтового блочного считывания приведен ниже:

D08-D15    D00—D07

П«ршя гм ркылка данных

DVBS

dxbs?

dxbs?

DVBS

DVBS

dxbs?

dxbs?

DVBS

DVBS

dxbs?

dxbs?

DVBS

DVBS

dxbs?

ГкПМДНЯЯ ПфКШП /ушных

Т а б л и и а 2.22 — Значения параметров временнйх соотношений для задатчика, исполнителя и адресного монитора

Значение параметра, не

Номер

Зада пик

Исполнителе.

Адресный монитор

napaueipa

<см. также таблицу 2.24)

<см. также таблииу 2.25)

(см i-акже таблицу 2.26(

МИК

микс.

МИН.

макс.

мин.

макс.

1

2

3

0

0

60

1 1 1

-

3-1-1641

45

Страница 56

ГОСТ РМЭК 821-2000

Окончание таблицы 2.22

Значение параметра, и с

Номер

Заданна к

Исполни гель

Адресный мои и юр

параметра

(см. также таблицу 2.241

4см. также таблицу 2.25)

(см также таблицу 2.26)

мим.

микс.

мин.

макс.

мим.

иакс.

4

35

_

10

_

10

_

5

40

30

30

6

и

_

0

_

_

_

7

0

0

8

35

10

9

0

_

0

_

_

_

10

0

-10

-10

11

40

30

30

12

35

_

10

_

10

_

13

10

20

20

14

0

0

15

0

_

0

_

_

_

16

0

0

17

40

30

30

18

0

_

0

_

_

_

19

40

30

30

20

и

0

21

0

_

0

_

_

_

22

0

0

23

10

0

0

24Л

0

_

_

_

_

_

24В

U

25

25

26

0

_

0

_

_

_

27

-25

0

28

30

30

29

0

0

30

0

0

31

0

0

32

_

10

_

10

_

33

30

30

Примечание— Т

— значение тайм-аута в микросекундах.

Таблица 2.23 — Значения параметров временнйх соотношений для шинного таймера

Номер параметра

Значение

л apavierpa

мин.

микс.

28

т

30

0

-

Примечание— Т — значение тайм-аута в микросекундах. См. также таблицу 2.27.

Таблица 2.24 — Задатчик. Правила и замечания по временнйм соотношениям

Номер параметра <си.таблицу 2.22)

Пранила и тамечакни

1

Правило 2.27. Получая управление шиной пересылки данныхзадатчик НЕ ДОЛЖЕН УПРАВЛЯТЬ ни одной из линий IACK*, АМ0—АМ5, A0/-A3I. L WORD\ D00-DJI. WRITE*. DS0*. DS1* иш AS*, пока предыдущий задатчик не позволяет сигналу на линии AS * превысить напряжение низкого уровня

46

Страница 57

ГОСТРМЭК 821—-2000

Продолжение таблицы 2.24

Номер параметра <сы таблицу 2.22»

Прапила н замечании

Замечание 2.35. Порядок предоставления права использования шины пересылки данных запросчику лала тч и ка определен в разделе 3

Правило 2.28. Получая управление шиной пересылки данных, задатчик НЕ ДОЛЖЕН УПРАВЛЯТЬ ни одной из линий /АСК*. AMO—AMS, A01-A3I. LWORD*. D00-D31, WRITE*, DSO*, DSI* u.tu AS* до предостав-гения шины его запросчику

Замечание 2.36. Порядок предоставления права использования шины пересылки данных запросчику задатчика определен в разделе 3

Правило 2.29. Получая ynpa&ienue шиной пересылки данных, задатчик НЕ ДОЛЖЕН УСТАНАВЛИВА ТЬ /1.5* низким до истечения указанного времени после того, как предыдущий задатчик позволит сигналу на линии AS* превысить напряжение низкого уровня

Замечание 2.37. Правило 2.29 обеспечивает соблюдение для исполнителей временного параметра 5 при смене задатчика шины пересылки данных

Правило 2.30. Задатчик НЕ ДОЛЖЕН УСТАНАВЛИВА ТЬ AS * низки.и до истечения указанного минималыюго времени удержания высокого уровня /АСК* и достоверных уровней сигналов на требуемых линиях из АО/—АЗ/, АЛ/0—АЛ/5 и L WORD'

Замечание 2.38. Таблица 19 указывает конкретные линии из AOl—А31, которыми должен упраатять задатчик. Использование задатчиком линий AMO—АМ5 определено в таблице 3. а линии LWORD* — в таблице 20

Правило 2.31. Если задатчик использует шину пересылки данных в течение двух последовательных циклов, то он НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ /1.9' низким до истечения указанного минимального времени удержания высокого уровня этого сигнаш

Правило 2.32. После цик.га считывания задатчик НЕ ДОЛЖЕН УПРАВЛЯТЬ ни одной из линий D00—D31 до установ.и'ния высокими обоих сигналов (УГАСК" и BERR*

I/paetLio 2.33. Во время цик.юв считывания задатчик НЕ ДОЛЖЕН УСТАНАВЛИВА ТЬ DSA* низким, пока он не освободит все линии 1)00—03/

Правило 2.34. Во время цик.юв записи задатчик НЕ ДОЛЖЕЛ УСТАНАВЛИВАТЬ DSA* низким до истечения указанного минимашюго времени удержания достоверных уровней сигналов на требуемых линиях из D00—D3I

Замечание 2.39. Конкретные линии из DOO— D31, которыми должен упраатять задатчик, указаны в таблице 21

Правило 2.35. Задатчик НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA* низким до установления высокими обоих сигналов DTACK* и В ERR*

Правило 2.36. Задатчик НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA* низким, пока не установит низким AS*

10

11

12 13

Правило 2.37. Задатчик НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA* низким до истечения указанного минимашюго времени одновременного удержания высокими DS0* и DS1*

1/рави.го 2.38. Задатчик НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA* низким до истечения указанного минимашюго времени удержания достоверного уровня сигнала на линии WRITE*

Правило 2.39. Во время циклов, в которых задатчик переводит в низкое состояние оба сигнала DS0* и DSI*. он ДОЛЖЕН УСТАНАВЛИВА ТЬ DSB* низким в пределах указанного максимального времени после того, как установит низким DSA *

47

Страница 58

ГОСТРМЭК 821-2000

Продолжение таблицы 2.24

Номер Пира исчра <сы.таблицу 2.22)

Г1 ранила и ta и с чан н н

Замечание 2.40. Данное правило не распространяется на пересылки, а которых устанавливается низким олин из сигналов DS0* или DSI*. но не оба вместе

14

Правило 2.40. Во время всех циклов пересылки данных, за исключением циклов Чтения-Модификации-Записи, задатчик ДОЛЖЕН СОХРАНЯТЬ достоверные уровни сигнаюв на линиях АО/—АЛ и соответствующий уровень L WORD * до тех пор. пока не обнаружит первый отрицате.ш<ый перепад DTACK* или В ERR*

Замечание 2.41. Во время всех циклов пересылки ланных. за исключением блочных пересылок и циклов Чтения-.Модификации -Записи, произойдет только один отрицательный перепал DTACK* или BERR*

15

Правило 2.41. Во время циклов Чтения—Модификации—Записи задатчик ДОЛЖЕН СОХРАНЯТЬ достоверные уровни сигналов на линиях A0I—A31 и соответствующий уровень L WORD * до тех пор. пока не обнаружит второй отрицательный перепад DTACK* или В ERR *

16

Правило 2.42. Во время всех цик.юв переешки данных задатчик ДОЛЖЕН СОХРАНЯТЬ достоверные уровни кода модификатора адреса и ОБЕСПЕЧИВАТЬ высокий уровень сигналов на линии 1АС К* до тех пор. пока не обнаружит последний отрицательный перепад DTACK* iliu BERR*

Замечание 2.42. Во время всех циклов пересылки данных, за исключением блочных пересылок и циклон Чтения—Модификации—Записи, произойдет только один отрицательный перепад DTACK* или BERR*

17

Правило 2.43. Задатчик НЕ ДОЛЖЕН ИЗМЕНЯТЬ уровни сигналов на линиях /АСК*, А01—А31, АМ0—АМ5 или LWORD* в течение указанного миндального времени после того, как он установит низким AS*

18

Правило 2.44. Во время всех цик.юв пересылки данных задатчик ДОЛЖЕН УДЕРЖИВА ТЬ AS* низким до тех пор. пока не обнаружит последний отрицательный перепад DTACK* или В ERR*

19

Правило 2.45. Задатчик ДОЛЖЕН УДЕРЖИВАТЬ AS* низким в течение указанного минимального времени

20

Правило 2.46. Установив DSA * низким, задатчик ДОЛЖЕН УДЕРЖИВАТЬ его низким до обнаружения низкого уровня DTACK* или BERR*

21

Правило 2.47. Установив DSB* низким. задатчик ДОЛЖЕН УДЕРЖИВАТЬ его низким до обнаружения низкого уровня DTACK* или BERR *

22

Правило 2.48. Установив DSA’ низким во время циклов записи, задатчик НЕ ДОЛЖЕН ИЗМЕНЯТЬ уровни сигналов ни на одной из линий D00-D3I до обнаружения низкого уровня DTACK* или BERR*

23

Правило 2.49. Установив DSA* низким, задатчик НЕ ДОЛЖЕН ИЗМЕНЯТЬ уровень сигнала на линии WRITE* до истечения указанного минима.1ьмого времени после установки высокими обоих сигналов DS0* и DSI*

24А

Правит 2.50. Если задатчик устанавливает AS * высоки», либо освобождает линию этого сигнала после того, как его запросчик освободит BBS У*, то этот задатчик ДОЛЖЕН ОСВОБОДИТЬ линии lACK\ Л МО-A MS. A0I-A3I. LWORD\ D00-D31, WRITE*. DS0* и DSJ* прежде, чем позволит сигналу AS* превысить напряжение низкого уровня

4S

Страница 59

ГОСТРМЭК 821—-2000

Окончание таблицы 2.24

Комер параметра (сы таблицу 2.22)

Праиила и замечании

Замечание 2.43. Процесс освобождения линии BBSY* запросчиком задатчика описан в разделе 3

24В

Правило 2.51. Если задатчик устанавливает /1.9* высоким либо освобождает линию того сигнала прежде, чем его запросчик освободит BBS К*, то этот задатчик ДОЛЖЕН ОСВОБОДИТЬ линии AS\ JACK\ AMO-AMS, A01-AJI. LWORl)\ D00-D3I, WRITE'. DS0' и DSJ* прежде, чем позволит своему запросчику освободить BBSY*

Замечание 2.44. Процесс освобождения линии BBSY* запросчиком задатчика описан в разделе 3

25

Правило 2.52. Если задатчик устанавливает AS* высоким либо освобождает линию шого сигнала после того, как его запросчик освободит BBSY*, то этот задатчик ДОЛЖЕН ОСВОБОДИТЬ Л.9* в пределах указанного времени после того, как позволит этому сигналу превысить напряжение низкого уровня

Замечание 2.45. Процесс освобождения линии BBSY* запросчиком задатчика описан в разделе 3

26

Замечание 2.46. Временной параметр 26 гарантирует, что во время циклов считывания линии данных не будут возбуждаться, пока задатчик не установит DSA* низким

27

Замечание 2.47. Во время циклов считывания задатчику гарантируется, что после установки DTACK* низким уровни сигналов на линиях данных будут достоверными в пределах указанного времени. Данное замечание не распространяется на циклы, в которых исполнитель устанавливает низким BERR*. а не DTACK*

28

Замечание 2.48. Задатчику гарантируется, что ни DTACK1*, ни BERK' не установятся низкими, пока не истечет указанное минимальное время после того, как он установит DSA* низким. Шинный таймер гарантирует задатчику, что если DTACK* не переходит в низкое состояние по истечении тайм-аута и в пределах удвоенного тайм-аута, то шинный таймер установит BERR* низким

29

Замечание 2.49. Во время циклов считывания зааатчику гарантируется, что на линиях данных будут сохраняться достоверные данные, пока он не установит USA’ высоким

30

Замечание 2.50. Временной параметр 30 гарантирует, что ни DTACK*, ни В ERR' не установятся высокими до тех пор, пока задатчик не установит высокими оба сигнала DS0* и DS1*

31

Замечание 2.51. Во время циклов считывания задатчику гарантируется, что линии данных будут освобождены к тому моменту, когда DTACK* и BERR* установятся высокими

Таблица 2.25 — Исполнитель. Правила и замечания по временном соотношениям

Номер параметра (см.таб-лицу 2.22»

Пранилл и замечании

4

Замечание 2.52. Всем исполнителям гарантируется, что на линиях IACK*. A0I —АЗ 1. AMO—AM5 и LWORD* будут выдержаны достоверные уровни сигналов в течение указанного минимального времени до обнаружения этими исполнителями отрицательного перепада AS*

3-J- 1644

49

Страница 60

ГОСТ РМЭК 821-2000

Прмк>.1жение таблицы 2.25

Номер itapa-vicifia (сы.таблицу 2.22)

Прлпмла и замечании

5

Замечание 2.53. Всем исполнителям гарантируется, что между циклами пересылки данных сигнал AS* будет выдержан высоким в течение указанного минимального времени

6

Замечание 2.54. Во время циклов считывания отвечающему исполнителю гарантируется, что ни одна из линий D0Q—D31 не будет возбуждаться никаким другим функциональным блоком до тех нор, пока ЭТОТ исполнитель не освободит линии DTACK* и BERR*, уста-новив на них сигналы высокого уровня

7

Замечание 2.55. Во время циклов считывания отвечающему исполнителю гарантируется, что линии данных будут освобождены всеми другими функциональными блоками к моменту, когда DSA* установится низким

8

Замечание 2.56. Во время циклов записи отвечающему исполнителю гарантируется, что на линиях данных будут выдержаны достоверные уровни сигналов в течение указанного минимального времени к моменту, когда этот исполнитель обнаружит DSA* низким

9

Замечание 2.57. Отвечающему исполнителю гарантируется, что ни DS0*. ни DS1* не будуг установлены низкими до установления высокими DTACK* и BERK* от предыдущего цикла

10

Замечание 2.58. Из-за разнииы во времени распространения сигналов по магистрали ис-патшггели па шине пересылки данных могут обнаружить отрицательный перепад DSA* прежде, чем обнаружат отрицательный перепад AS*. Однако исполнителям гарантируется, что отрицательный перепад DSA* не будет опережать отрицательный перепад AS* более чем на абсолютную величину указанного времени

11

Замечание 2.59. Исполнителям гарантируется, что между последовательными пересылками данных сигналы DS0* и DS1 * будут одновременно выдержаны высокими в течение указанного минимального времени

12

Замечание 2.60. Исполнителям гарантируется, что на линии WRITE* достоверный уровень сигнала будет выдержан в течение указанного минимального времени до возникновения отрииателыюго перепада DSA*

13

Замечание 2.61. Если задатчик устанавливает низкими оба сигнала DS0* и DSI*. то отвечающему исполнителю гарантируется, что DSB* будет установлен низким в пределах указанного максимальной) времени после того, как установится низким DSA*

14

Замечание 2.62. Во время всех циклов пересылки данных, за исключением циклов Чтения-Модификации—Записи, отвечающему исполнителю гарантируется, что на линиях А01—A3I и LWORD* будут удерживаться достоверные уровни сигналов до первой установки этим исполнителем низким DTACK* или BERR* при условии, что он сделает ее в пределах тайм-аута шины

15

Замечание 2.63. Во время всех циклов Чтения—Модификации—Записи, отвечающему исполнителю гарантируется, что на линиях А01—А31 и LYVORD* будут удерживаться достоверные уровни сигналов до второй установки этим исполнителем низким DTACK* или BERR* при условии, что он сделает ее в пределах тайм-аута шины

16

Замечание 2.64. Отвечающему исполнителю гарантируется, что на линиях 1АСК* и AMO—АМ5 будут удерживаться достоверные уровни сигналов до последней установки этим исполнителем низким DTACK* или BERR* при условии, что он сделает ее в пределах тайм-аута шины

17

Замечание 2.65. Исполнителям гарантируется, что на линиях IACK*. А01— A3I, AMO—АМ5 и LWORD* будут удерживаться достоверные уровни сигналов в течение указанного минимального времени после отрицательного перепада AS*. При исполнении циклов Только Адрес это время гарантируется задатчиком. При исполнении всех других циклов это время получается из значений временных параметров 10, 14. 16 и 28

50

Страница 61

ГОСТ РМЭК 821-2000

Окончание таблицы 2.25

Комер кард-wctpa (с« таблицу 2.22)

Праимла и iam"iannn

18

Замечание 2.66. Отвечающему исполнителю гарантируется, что AS* будет оставаться низким до установки этим исполнителем низким DTACK* или BERR* при условии, что он сделает ее в пределах тайм-аута шины

19

Замечание 2.67. Исполнителям гарантируется, что AS* будет оставаться низким в течение указанного минимального времени

20

Замечание 2.68. Отвечающему исполнителю гарантируется, что как только DSA* установится низким, он останется в лом состоянии до установки этим исполнителем низким DTACK* или BERR* при условии, что он сделает ее в пределах тайм-аута шины

21

Замечание 2.69. Отвечающему исполнителю гарантируется, что как только DSB* установится низким, он останется в этом состоянии до установки этим исполнителем низким DTACK* или BERK* при условии, что он сделает ее в пределах тайм-аута шины

22

Замечание 2.70. Во время циклов записи отвечающему исполнителю гарантируется, что на линиях данных будут удерживаться достоверные уровни сигналов до установки этим исполнителем низким DTACK* или BERR* при условии, что он сделает ее в пределах тайм-аута шины

23

Замечание 2.71. Отвечающему исполнителю гарантируется, что на линии WRITE* будет сохраняться достоверный уровень сигнала до установки высокими обоих стробов данных

26

Правило 2.53. Во время циклов считывания отвечающий ucna.iHume.ib НЕ ДОЛЖЕН ВОЗБУЖДАТЬ линии данных до установки DSA * низким

27

Правило 2.54. Во время циклов считывания отвечаюший исполнитель НЕ ДОЛЖЕН ВОЗБУЖДАТЬ линию DTACK\ пока не установит достоверные данные на линиях данных

Замечание 2.72. Правило 2.54 не распространяется на циклы, в которых отвечающий исполнитель устанавливает низким BERR*. а не DTACK*

28

Правило 2.55. Отвечающий испаритель ДОЛЖЕН ОЖИДАТЬ в течение указанного минимального времени после установки DSA* низким, прежде чем установить низким DTACK* или BERR-

29

Правило 2.56. Установив DTACK* низким во время цик.юв считывания, отвечающий исполнитель НЕ ДОЛЖЕН ИЗМЕНЯ ТЬ уровней сигналов на линиях D00—D3/ до установки DSA * высоким

30

Правило 2.57. Установив сигнал на линии DTACK* u.iu BERR9 низким, отвечающий исполнитель НЕ ДОЛЖЕН ОСВОБОЖДАТЬ ее. пока не обнаружит высокими оба сигнала DSD* и DSI *

31

Правило 2.58. Во время циклов считывания отвечающий исполнитель ДОЛЖЕН ОСВОБОДИТЬ все линии D00—D3J. прежде чем освободить DTACK* или В ERR* переводом его в высокое состояние

32

Замечание 2.73. Исполнителям гарантируется, что на линиях IACK*. LWORD*. А01— A3I и AMO—АМ5 достоверные уровни сигнатов будут выдержаны в течение указанного минимального времени до обнаружения исполнителями отрицательного перепада DSA*. Эго время получается из значений временных параметров 4 и 10

33

Замечание 2.74. Во время циклов пересылки данных исполнителям гарантируется, что либо DS0*. либо DS1* будет оставаться низким, как минимум, в течение указанного времени. '-ho время получается из значения временного параметра 28, определяющего для отвечающего исполнителя требуемое минимальное время ожидания до установки низким DTACK* или BERR*

51

Страница 62

ГОСТ РМЭК 821-2000

Таблица 2.26 — Адресный монитор. Замечания по временным соотношениям

Номер пари-ucipa (см. таб лицу 2.22)

Замечания

4

Замечание 2.7S. Адресным мониторам гарантируется, что на линиях IACK*. А01— А31, AMO—AM5 и LWORD* достоверные уровни сигналов будут выдержаны в течение указанного минимального времени до обнаружения этими адресными мониторами отрицательного перепада AS*

5

Замечание 2.76. Адресным мониторам гарантируется, что между циклами пересылки данных AS* будет выдержан высоким в течение указанного минимального времени

10

Замечание 2.77. Из-за разнииы во времени распространения сигналов по магистрали адресные мониторы на шине пересылки данных могут обнаружить отрицательный перепад DSA* прежде, чем обнаружат отрицательный перепад AS*. Однако адресным мониторам гарантируется, что отрицательный перепад сигнала на линии DSA* не будет опережать отрицательный перепад сигнала на линии AS* более чем на указанное время

II

Замечание 2.78. Адресным мониторам гарантируется, что между последовательными пересылками данных оба сигнала DS0 и DSI* будут одновременно выдержаны высокими в течение указанного минимального времени

12

Замечание 2.79. Адресным мониторам гарантируется, что на линии WRITE* достоверный уровень сигнала будет выдержан в течение указанного минимального времени до возникновения отрицательного перепада DSA*

13

Замечание 2.80. Если задатчик устанавливает низкими оба сигнала DS0* и DSI*. то адресным мониторам гарантируется, что DSB* будет установлен низким в пределах указанного максимального времени после того, как установится низким DSA*

17

Замечание 2.81. Адресным мониторам гарантируется, что на линиях IACK*. А01—А31. AMO—АМ5 и LWORD* будут удерживаться достоверные уровни сигналов в течение указанного минимального времени после отрицательного перепада AS*. При исполнении циклов Только Адрес это время гарантируется задатчиком. При исполнении всех других циклов это время получается из значений временнОх параметров 10. 14. 16 и 28

19

Замечание 2.82. Адресным мониторам гарантируется, что AS* будет оставаться низким в течение указанного минимального времени

23

Замечание 2.83. Адресным мониторам гарантируется, что на линии WRITE* будет сохраняться достоверный уровень сигнала до установки высокими стробов данных DS0* и DS1*

32

Замечание 2.84. .Адресным мониторам гарантируется, что на линиях IACK", LWORD*. АО 1 —АЗ 1 и AMO—АМ5 достоверные уровни сигналов будут выдержаны в течение указанного минимального времени до обнаружения этими мониторами отрицательного перепада DSA*

33

Замечание 2.85. Во время циклов пересылки данных адресным мониторам гарантируется, что DS0* и/или DS1* будут оставаться низкими, по меньшей мере, в течение указанного минимального времени. Это время получается из временного параметра 2S. определяющего для отвечающего исполнителя требуемое минимальное время ожидания до установки низким DTACK* или BERR*

52

Страница 63

ГОСТРМЭК 821—-2000

Таблица 2.27 — Шинный таймер. Правила по временнйм соотношениям

Праши а

Мойер параметра (см. таблицу 2.23|

28

30

Правило 2.59. После того, как установится DSA * низким, шинный таймер ДОЛЖЕН ОЖИДАТЬ, как минимум, в течение тайм-аута, но не багее чем удвоенное время тайм-аута, прежде чем установить, низким В ERR*

Правило 2.60. Установив сигнал на линии BERR * низким, шинный таймер НЕ ДОЛЖЕН ОСВОБОЖДАТЬ ее. пока не обнаружит высокими оба сигнала DS0* и DS/*

Рисунки 2.12—2.15 содержат временное диаграммы к правилам и замечаниям по временнйм соотношениям, связанным с широковещательной пересылкой адреса.

2J0



Достоверное а «мня (ом. таблицу 2 J2Q


2,0

0,8


AMD-/Мб




2J0


2.0

0,В


М1-А31

UNORD*




LACK*


-/TvJ

—{4J-*


(Сы.тяйтцы 2.19 и 220)


(С-    2.1В    *4.1?}


-2Л

Г0-"

W~T

г

{Ю;

Значения напряжения пороговых уровней указаны в вольтах

Номер

Задатчик

Исполнитель

Адресный монитор

njpavicrpa

ч и и.

макс.

мин.

микс.

мин.

макс.

4

35

-

10

10

-

17

40

30

30

-

19

40

-

30

30

-

Примечание — Все значения параметров в наносекундах.

Рисунок 2.12 — Временная диаграмма широковещательной пересылки адреса. ЗДДЛГЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

AS“

(Все типы циклов)

53

Страница 64

Значения напряжения пороговых уровней указаны в вольтах

Номер

параметра

Задатчик

Исполнитель

Адресный монитор

MIIM.

макс.

мни.

WHKC.

мни.

макс.

4

35

10

10

14

0

0

-

-

16

0

0

18

0

0

19

40

30

30

32

-

10

-

10

-

П р и м е ч а н и е — Всс

значения пара

метров в наносекундах.

Рисунок 2.13 — Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

ГОСТ РМЭК 821-2000


(Пересылка одного четного байта: пересылка одного нечетного байта; двухбайтовые пересылки; четырехбайтовые пересылки; невыровненные пересылки)

54

Страница 65

ГОСТ РМЭК 821-2000


ш


шшшштт


2.0    Достоверное    значение

0,8    (см    таблицу    2.3)


'АСК-^Г2'0


*-®ч


0.8



А МО • АМ5


1 W's —2 0 ^ та

* АДА—0.8 2 19 и


'аТаТаТаТаТ,


А01 -А31 LWORD


таблицы

220)


DSA*


fen/-

2.0-

DTACK*

От 2 до 256

отрицательных перепадов Значения напряжения пороговых уровней указаны в вольтах

Номер

параметра

Задатчик

11 С 110.11! И It.It.

Адресный монитор

мин.

макс.

МИН.

макс.

м и н.

макс.

4

35

10

10

14

0

0

-

16

0

0

18

0

0

19

40

30

30

32

-

10

10

Примечание — Bet

значения пара

метров в наносекундах.

Рисунок 2.14 — Временная диаграмма широковешагельной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Однобайтовые блочные пересылки; двухбайтовые блочные пересылки: четырехбаитовые блочные пересылки)

55

Страница 66

Значения напряжения пороговых уровней указаны в вольтах

Номер

плрамора

Задатчик

Непалкитель

Адрес кип монитор

мин.

макс.

м им.

макс.

МНИ.

макс.

4

35

10

10

15

0

0

16

0

0

-

1S

0

0

19

40

30

30

32

-

10

-

II)

-

Примечание — Все значения параметров в наносекунлах.

Рисунок 2.15 — Временили диаграмма ишроконешагельной пересылки алреса.

ГОСТРМЭК 821-2000


ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Однобайтовыс циклы Чтение—Модификация—Запись; двухбайтовые циклы Чтение—Модификация—Запись; четырехбайтовые циклы Чтение—Модификация—Запись)

56

Страница 67

ГОСТРМЭК 821—-2000

Рисунки 2.16—2.21 содержат временное диаграммы к правилам и замечаниям по временном соотношениям для задатчиков, исполнителей и адресных мониторов в части цикла, связанной с пересылкой данных.

AS*

+@*

Для цшлОн Опочшга

«ИМ—И!

■спмпъ гацжшлм

дшных (см. лют 2

рмсуи*)


дляципаь

считывания

цкънсг

рооагиитагь-

HUX

Шр«ыЛ*


КЮ-Ю1

QTACK*

ВЕЯН*


тай|--I®

[—Н Ий-* —''с,—

I_ M-f


Зинвниж иилршдшнюросшьаурсчвОу нмикютя

Номер

параметра

Зала1ч м к

Ионы китель

Адресных монитор

мим.

макс.

мин.

макс.

М ИИ.

макс.

4

0

-

0

-

-

7

0

0

10

0

-10

-10

-

12

35

10

10

20

0

0

-

23

10

0

-

0

-

26

0

0

27

-25

0

28

30

2 Т

30

29

0

-

0

-

30

0

0

31

0

-

0

-

33

-

-

30

30

-

Примечания

I Все значения параметров в наносекундах.

2 7 — значение тайм-аута в микросекундах.

Рисунок 2.16. лист I — Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Считывание байга (0); считывание байта ( I); считывание байта (2); считывание байта (3); считывание байтов (0—2); считывание байтов (1—3); однобайтовос блочное считывание)

57

Страница 68

DSA*

DSB*

ООО - D31

ОТАСК*

BERR*

Значения напряжения пороговых уровней указаны в вольта*

Номер

паримсгра

Задатчик

Исполнитель

Адресный монитор

мин.

макс.

мин.

MilKC.

мин.

макс.

9

0

0

II

40

30

30

20

0

-

0

-

-

27

-25

0

28

30

2 Т

30

29

0

0

-

-

30

0

0

33

30

-

30

Примечания

1 Все значения параметров в наносекундах.

2 Г— значение тайм-аута в микросекундах.

Рисунок 2.16. лист 2

ГОСТ РМЭК 821-2000


5S

Страница 69

ГОСТРМЭК 821-2000

А8*    X7*

I


Дгицжлив огтноп»

СНИТМ—W

вопишь

песпсьцки

дшних

(см. тег 2 (мсут)


теЗЬ


□ЗА*


-И@И.


D8В"


ш/—


Дляцито*

NfTklHMM

WbWT

рополжшъ-

ных

ПфКШВК


DM-031

DTACK*

ВЕЯЛ*


—$—


&«шя напри— \т порсгоаь» yrwidt уш—нм ш кпш

Номер

Задагчмк

Исполнитель

Адресный монитор

параметра

VI и и.

макс.

мим.

макс.

мин.

макс.

6

0

0

7

0

-

0

-

-

10

0

-10

-10

12

35

10

10

13

10

-

20

20

20

0

0

21

0

0

-

23

10

0

0

26

0

-

0

-

27

-25

0

28

30

2 Г

30

29

0

0

-

30

0

0

-

31

0

0

-

33

-

-

30

-

30

-

Примечании

1 Все значения параметров в наносекундах.

2 Т — 'значение тайм-аута в микросекундах.

Рисунок 2.17, лист 1 — Временная диаграмма пересылки данных.

ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Считывание байтов (0—1); считывание байтов (2—3); считывание байтов (0—3): считывание байтов (1—2); двухбайтовое блочное считывание: четырехбайговое блочное считывание)

59

Страница 70

Номер

Задатчик

Исполнитель

Адресный монитор

параметра

Ы ИII.

макс.

мин.

макс.

мин.

макс.

9

0

-

0

11

40

30

30

-

13

10

-

20

-

20

20

0

-

0

-

21

0

0

27

-25

0

28

30

2 Г

30

29

0

0

30

0

0

33

30

-

30

-

Примечания

1 Все значения параметров в наносекундах.

2 Г— значение тайм-аута в микросекундах.

Рисунок 2.17, лист 2

ГОСТ РМЭК 821-2000


60

Страница 71

ГОСТРМЭК 821-2000

AS*

wmTH-дшшы


b®.


—ф


-—@>

-®—+


дзакг*


m


вал*


пересыпки

(См. Л"Ст 2 ря^мхя)


гаа*


doodji


Дли циклом **Ю1

«п«

ДОПйЛННТвПь-

ньос

пересыпе*


л


сгтлск*

BERR*


1ШШШШ


V-0


ш


Знннш НЩНОИМ ПфОПШДС ДОШИЙ ув— I ■ мгнях

Номер

Задатчик

Исполнитель

Адресный монитор

параметра

мни.

макс.

МИН.

макс.

мим.

макс.

И

35

10

10

0

-

-10

-10

-

12

35

10

10

-

20

0

0

22

и

0

23

10

0

0

28

30

2 Т

30

-

-

30

0

0

33

-

-

30

-

30

-

Примечания

1 Все значения параметров в наносекундах.

2 Г— значение тайм-аута в микросекундах.

Рисунок 2.IS. лист I — Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Запись байта (0); запись байта (I); запись байта (2); запись байта (3); запись байтов (0—2); запись байтов (1—3): олнобайтовая блочная запись)

61

Страница 72

ГОСТ РМЭК 821-2000

-<§>

&

08Л*

D8B*

-2.0

til


(Cu.'nftWLV

±21)


D00-B31


<*>


□TACK*

BERRf*


ад-Ч од-j ■@—*-


l£_


шшт


Jf


-®r


апни мрятюрормыж уремий умы ■ кимд

Номер

Задатчик

Исполнитель

Адресный монитор

параметра

мин.

макс.

мим.

макс.

мин.

макс.

8

35

10

9

0

0

II

40

30

30

20

0

0

22

0

0

28

30

2 Т

30

30

0

0

33

-

30

30

Примечания

1 Все значения параметров в наносекундах.

2 7- значение тайм-аута в микросекундах.

Рисунок 2.18. лист 2

62

Страница 73

ГОСТРМЭК 821—-2000

AS*

Ojfl


iu


ЕЙА*

DOODJ1

dtagk*

BOW*

ветамлъ

порехыши

дмых

(см. дег 2 рмужа}


■Ф


"ажзг


йЬ -—®—►


гааж


Ф-


тлг

J2&


Для циклов ЭбпиО «пип дйпйпнктепь-них пересылок


■Ц—Чан— ад


JJLf*


Энтам hr плряжанмя поропмшх уроанмй усамны luinx

Номер

Задагчик

Исполнителе»

Адресный

монитор

карамора

мин.

макс.

мни.

макс.

НИИ.

макс.

S

35

10

10

0

-10

-10

12

35

10

10

13

10

-

20

-

20

20

0

0

21

0

0

22

0

-

0

-

23

10

0

0

28

30

2 Г

30

30

0

0

33

-

30

30

-

Примечания

1 Все значения параметров в наносекундах.

2 Г— значение тайм-аута в микросекундах.

Рисунок 2.19. лист I — Временная диаграмма пересылки ланных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Запись байтов (0—1); запись байтов (2—3): запись байтов (0—3); запись байтов (1—2): двухбайтовая блочная запись: четырехбайтовая блочная запись)

63

Страница 74

Номер

Задатчик

Исполнитель

Адресный монитор

■мрамора

мим.

инке.

мин.

макс.

иии.

макс.

8

35

10

-

-

9

0

0

11

40

30

30

13

10

-

20

-

20

20

0

0

-

-

21

0

0

22

0

0

2S

30

2 Г

30

-

-

30

0

0

33

-

30

30

-

Примечания

1 Все значения параметров в наносекундах.

2 Г — значение тайм-аута в микросекундах.

Рисунок 2.19. лист 2

М

ГОСТ РМЭК 821-2000


Страница 75

ГОСГРМЭК 821-2000

I ^Q. ПГ" —^


АЯ*

WWTE*

DBA*

user'

DOO ■ D31 j



dP-


-Э-


IL


-®-


h*-®-* *<§h


-®-


-\i>-«


«э»»:


"JT*


-3-4*—o—»l


ssjf

DTACJC*' В ERR*

bf

Энннм шлряжанкя пороговых ypootitf унаны в млып

Номер

З&ДИчик

Исполнитель

Ллресиий монитор

иарамора

мин.

макс.

м и и.

макс.

мни.

макс.

6

0

0

7

0

0

8

35

10

10

1)

-10

-10

-

11

44J

-

30

30

-

12

35

10

10

20

0

0

22

0

0

23

10

0

0

26

0

0

27

-25

0

2S

30

2 Г

30

29

0

0

30

0

0

31

0

0

33

-

-

30

30

-

Примечания

1    Все значения параметров в наносекундах.

2    7’— значение тайм-аута в микросекундах.

Рисунок 2.20 — Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Однобайтовый цикл Чтение—Модификация—Запись)

65

4-1-1644

Страница 76

Номер

параметра

Задатчик

И спал Мигель

Адресный монитор

мим.

макс.

м им.

макс.

мим.

макс.

6

0

0

7

0

0

8

35

10

10

0

-10

-10

II

40

30

30

12

35

10

10

13

10

20

20

20

0

0

21

0

0

22

0

0

23

10

0

0

26

0

0

27

-25

0

28

30

30

29

0

0

30

0

0

31

0

0

33

30

30

П р и м с ч а н и я

1    Все значения параметров в наносекундах.

2    Г— значение тайм-аута в микросекундах.

Рисунок 2.21 — Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Двухбайтовые ииклы Чтение—Модификация—Запись: четырехбайговые никлы Чтение—Модификация—Запись)

ГОСТ РМЭК 821-2000


66

Страница 77

ГОСТРМЭК 821—-2000

Рисунки 2.22—2.24 содержат временмйе диаграммы к правилам и замечаниям по временнйм соотношениям для задатчиков и исполнителей между циклами шины пересылки данных.

67

Номер

napuMcvpu

Залдгчнк

Исполнитель

Адресный монитор

м и и.

макс.

мин.

млхе.

мим.

микс.

5

44)

-

30

30

-

Примечание — Все значения параметров в наносекундах.

Рисунок 2.22 — Временная диаграмма адресного строба между циклами

4-I*

Страница 78

Номер

Зада 14 нк

Непалиигель

Адресный монитор

параметра

мим.

макс.

м ИМ.

макс.

мин.

макс.

9

О

0

II

40

30

-

Примечание — Все значения параметров в наносекундах.

Рисунок 2.23 — Временная диаграмма стробов данных между циклами.

ГОСТ РМЭК 821-2000


За никлом. н котором оба строба данных устанавливаются низкими, следует цикл, в котором один или оба строба устанавливаются низкими

68

Страница 79

&ДОМ1 WKrfW» псдашк уровий р*»«ы а аоВДХ

ГОСТРМЭК 821—-2000


Номер

За аз1чик

Исполнигель

Адресный монитор

параметра

мни.

макс.

мин.

макс.

М ИИ.

иакс.

9

0

0

II

40

-

30

30

-

Примечание — Все значения параметров в наносекундах.

Рисунок 2.24 — Временная диаграмма стробов данных между циклами.

За циклом, в котором один из стробов данных устанавливается низким, следует никл, в котором один или оба строба устанавливаются низкими

4-2-1644    69

Страница 80

Рисунок 2.25 содержит временное диаграммы для задатчика, исполнителя и шинного таймера во время цикла тайм-аута.

Номер

Задатчик

Испалим гель

Адресный монитор

парамегра

ми и.

макс.

МУ N.

макс.

мин.

макс.

28

30

2 Т

30

30

0

-

0

-

-

Примечания

! Все значения параметров в наносекундах.

2 7'— значение тайм-аута в микросекундах.

Рисунок 2.25 — Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и ШИННЫЙ ТАЙМЕР. (Цикл с тайм-аутом)

ГОСТ РМЭК 821-2000


70

Страница 81

ГОСТРМЭК 821-2000

Рисунок 2.26 содержит временнйе диаграммы во время передачи правления шиной пересылки данных.

1ЯЖ* МЮ-АЮ AQ1-AS1 LWORD*

DOO-D91

WRITE*

DSC-

DU Г


ввег*

от прмццущята яадочиш


Лдооапмпанм шниыЗапроСницг нового мпятчися


Зк^рнмя нццурщин порогам» урон ней    в    ктыв»

Номер

Задатчик

Исполнитель

Адресный монитор

параметра

мин.

макс.

м ИИ.

макс.

мин.

VIЛ КС.

1

2

3

24А

24В

25

0

0

60

0

0

25

-

-

Примечание — Все значения параметров в наносекундах.

Рисунок 2.26 — Временная диаграмма передачи управления шиной пересылки данных. ЗАДАТЧИК

71

Страница 82

ГОСТ Р МЭК 821-2000

Для выполнения требований по временнйм соотношениям разработчики модулей должны принимать в расчет значения задержек распространения сигналов между шинными формирователями и приемниками, используемыми в их модулях, для наихудших случаев. Задержки распространения формирователей зависят от их выходных нагрузок, однако в технической документации изготовителей не всегда дается достаточно информации для расчета задержек распространения при различных нагрузках. Чтобы помочь разработчику модулей, в разделе 6 содержатся некоторые предложения.

Замечания указывают временнйе соотношения для перепадов сигналов, поступающих с линий. Этим соотношениям можно доверять, если не нарушены правила нагрузки объединительной платы, указанные в разделе 6. Правила для оконечных нагрузок в разделе 6 гарантируют, что соответствующие временнйе параметры для сигнальных линий после их освобождения соблюдаются.

Обычно для каждого правила по временном соотношениям имеется соответствующее замечание. Однако время, гарантируемое в замечании, может отличаться от времени, определяемого правилом. Например, внимательное рассмотрение временнйх диаграмм показывает, что от задатчика требуется обеспечить время установления адреса и данных 35 нс, а исполнителю гарантируется только 10 нс. Это связано с тем, что шинные формирователи адреса и данных не всегда способны полностью обеспечить переход уровней на сигнальных линиях объединительной платы с низкого на высокий через пороговую область, пока этот переход не распространится до конца объединительной платы и обратно. С другой стороны, отрицательные перепады стробов адреса и данных обычно пересекают пороговое значение 0,8 В, не ожидая отражения. В результате время установления сигнала у исполнителя равно времени установления сигнала у задатчика, уменьшенному на удвоенное время распространения сигнала по магистрали.

Для описания временнйх соотношений стробов данных используется специальная система обозначений. Два строба данных (DS0* и DS1*) не всегда переходят с уровня на уровень одновременно. Во временнйх диаграммах обозначение DSA* употребляется для представления строба данных, первым сформировавшего свой перепал (будь то DS0* или DS1*). Обозначение DSB* употребляется для представления строба данных, сформировавшего свой перепад вторым (будь то DS0* или DS1*). Прерванная линия, изображенная на рисунках при установившихся состояниях стробов данных, показывает, что строб данных, осуществивший первым отрицательный перепад, может быть не тем, который первым сформировал свой положительный перепад. Иными словами. DS.V может представлять DS0* на своем отрицательном перепаде и DSI* — на положительном.

В тексте настоящего стандарта употребляются термины: линия DSA*, линия DSB*, строб DSA*. строб DSB* или просто DSA4, DSB*, хотя из приведенных выше пояснений очевидно, что эти линии и сигналы являются виртуальными. Употребление этих терминов оправдано тем. что они реально отражают временнйе соотношения соответствующих сигналов DS0* и DSI* при исполнении всех циклов пересылки данных и значительно упрощают формулировки текста и приведенные на рисунках временнйе диаграммы.

3 Шина арбитража

3.1 Основные принципы арбитража шины

По мере удешевления микропроцессоров становится все более экономически выгодно проектировать системы с несколькими процессорами, совместно использующими общие ресурсы.

Наиболее важным из этих общих ресурсов является шина пересылки данных, через которую осуществляется доступ ко всем другим общим ресурсам. Поэтому любая многопроцессорная система должна содержать эффективный механизм предоставления шины пересылки данных. Так как скорость предоставления шины имеет первостепенное значение, технические средства схемы предоставления шины выбираются исключительно из условия целесообразности. Магистраль УМЕ реализует механизм предоставления шины с помощью подсистемы арбитража (см. рисунок 3.1)

Подсистема арбитража решает следующие задачи:

а)    предотвращает одновременное использование шины двумя задатчиками;

б)    устанавливает очередность обслуживания запросов от различных задатчиков с целью оптимального использования шины.

3.1.1. Типы арбитража

Когда несколько модулей одновременно запрашивают разрешение на использование шины пересылки данных, подсистема арбитража обнаруживает эти запросы и предоставляет шину каждый раз

72

Страница 83

ГОСТ РМЭК 821—-2000

4-Э_|(44

73

Страница 84

ГОСТ Р МЭК 821-2000

только одному из модулей. В зависимости от того, какой алгоритм установления очередности обслуживания запросов используется, принимается решение о том, какому из модулей предоставить шину в первую очередь.

Несмотря на то, что существует множество различных алгоритмов, для магистрат VM Е определены три таких алгоритма: приоритетный, круговой и одноуровневый.

Приоритетный арбитраж предоставляет шину в соответствии с фиксированной приоритетной схемой, в которой каждой из четырех линий запроса шины (bus request line — BR) установлен приоритет от наивысшего (BR34) до низшего (BR0*).

Круговой арбитраж предоставляет шину на основе приннипа циклического приоритета. Если шина предоставлена запросчику по линии »BR(/i)** запроса шины, то наивысший приоритет для следующего арбитража назначается для линии «BR(/> — 1)*» запроса шины.

Одноуровневый арбитраж воспринимает запросы только по линии BR3* и для арбитража этих запросов использует соответствующую BR3* последовательную цепочку предостаапения шины.

Разрешение 3.1. Кроме приоритетного, кругового или одноуровневого алгоритмов арбитража. МОГУТ использоваться другие ачгоритмы установления очередности обслуживания запросов. Например. может быть выбран атгоритм работы арбитража, присваивающий наивысший приоритет линии BR3*, но предостаатяюшнй шину по запросам BRO*—BR2* на основе кругового арбитража.

3.2 Ливии шипы арбитража

Шина арбитража состоит из шести магистратьных линий и четырех последовательных цепочек. Для этих последовательных цепочек требуются специатьные наименования сигналов. Сигналы, поступающие на каждый модуль, называются входными сигналами предоставления шины (Bus Grant IN, сокращенно BGxIN"), а сигналы, выходящие с модулей, — выходными сигналами предос-таазения шины (Bus Grant OUT — BGxOUT*). Линии, которые выходят из гнезда п как BGxOUT*, поступают на гнездо п + 1 как BGxlN*. Это показано на рисунке 3.2.

ГЪмадо 1    Гкада2    ПввдоЗ

ВОЛН*    BGCN*    БООМ»

Примечание — Входные линии предоставления шины гнезда I возбуждаются арбитром, который обычно размешается в модуле, всташшемом в гнездо I.

Рисунок 3.2 — Иллюстрация последовательных цепочек предоставления шины

74

Страница 85

ГОСТ Р МЭК 821-2000

Замечание 3.1. В тексте этого раздела мнемонические обозначения BRx*, BGxlN4 и BGxOUT* употребляются для описания сигналов линий запроса и предоставления шины, где х принимает какое-либо значение от ноля до трех.

В подсистеме арбитража магистрали VME функциональный блок запросчика возбуждает следующие линии:

одну линию запроса шины (из BRO*— BR3*);

одну линию выходного сигнала предоставления тины (из BGOOUT*— BG30UT*); линию сигнала занятости шины (BBSY*).

Правило 3. 1. Если модуль не формирует запросы шипы па каких-либо уровнях запроса шипы, то он ДОЛЖЕН ЧЕРЕДА ТЬ сигналы цепочек для этих уровней со своих входных линий BGxlN* на свои выходные линии BGxOUT*.

Разрешение 3.2. Распространение сигналов по неиспользуемым цепочкам предоставления шины МОЖЕТ быть обеспечено с помошыо перемычек или логических схем. Последний метод позволяет выбирать уровень запроса программным способом, в то время как первый приводит к более быстрому распространению сигнала по цепочке.

Данным стандартом определены три типа арбитров: приоритетный (PRIoritized - PR1); круговой (Round—Robin Select — RRS); одноуровневый (SinGle Level — SGL).

Работа этих трех типов арбитров описана в 3.3.

Арбитр PR1 возбуждает следующие линии:

линию очистки шины (Bus CLeaR line — BCLR"),

четыре линии предоставления шины (BGOIN4— BG3IN4) гнезда 1.

Арбитр RRS возбуждает четыре линии BGxlN гнезда 1 и дополнительно может возбуждать линию BCLR\

Арбитр SGL возбуждает только линию BG3IN* гнезда 1.

Подразумевается, что с подсистемой арбитража во время процессов включения и выключения питания связаны также две дополнительные линии SYSRESET* и AC FAIL*. Хотя их влияние на подсистему арбитража и рассматривается в данном разделе, более подробно эти линии рассмотрены в разделе 5.

3.2.1    J1 и н и и запроса и предоставления шины

Линин запроса шины используются каждым запросчиком для запроса на использование шины пересылки данных. Линии предоставления шины позволяют арбитру разрешить ее использование. Эго разрешение дается установкой в низкое состояние сигнала в цепочке предоставления шины. Этот отрицательный перепад распространяется по цепочке, обычно проходя при этом через несколько модулей. Если модуль никогда не использует данный уровень запроса/предоставления шины, сигнал проходит через модуль дальше. Если модуль использует какой-либо уровень "х" запроса/предоставления шины, дальнейшее распространение соответствующего сигнала BGxlN* определяется модулем. Если запросчик модуля в текущий момент запрашивает разрешение на использование шины пересылки данных на этом уровне, модуль не пропустит отрицательный перепад на свой выход BGxOUT*. 13 противном случае, отрицательный перепад передается на выход BGxOUT*.

Прави.ю 3.2. Если гнездо объединительной платы не занято модулем, a (knee по цепочке имеются другие модули, то для пропускания сигнала по цепочке в пустое гнездо ДОЛЖНЫ УСТАНАВЛИВАТЬСЯ перемычки.

Замечание 3.2. Требования к конструкции объединительной платы в разделе 7 содержат описание средств, обеспечивающих установку перемычек в каждом гнезде.

Правило 3.3. Арбитр ДОЛЖЕН РАСПОЛАГАТЬСЯ в гнезде 1.

3.2.2    Линия сигнала занятости ш и н ы (BBSY*)

Когда запросчику предоставлено право управления шиной пересылки данных через цепочку предоставления шины, он устанавливает BBSY* низким. После этого он управляет шиной пересылки данных до тех пор. пока не освободит BBSY*. Освобождение BBSY* позволяет арбитру предоставить шину пересылки данных какому-либо другому запросчику.

3.2.3    Линия очистки шины (BCLR*)

Арбитр PR1 устанавливает BCLR* низким, чтобы информировать задатчик, который в текущий момент управляет шиной пересылки данных, о наличии запроса шины более высокого приоритета.

75

4-3'

Страница 86

ГОСТ РМЭК 821-2000

От этого задатчика не требуется уступить шину в пределах заранее предписанного времени. Он может продолжить пересылку данных до подходящего момента, когда возможна остановка, а затем разрешает своему запросчику освободить BBSYV

Разрешение 3.3. Хотя арбитру RRS не требуется возбуждать линию BCER*, он МОЖЕТ делать

это.

Предложение 3.1. Если арбитр RRS устанавливает BCLR* низким, предлагается, чтобы он делал это всякий раз, когда пояатяется запрос по любой из линий запроса шины, кроме линии, по которой состоялся запрос на текущее предоставление шины.

3.3 Функциональные блоки

Подсистема арбитража состоит из нескольких функциональных блоков:

-    одного арбитра;

-    одного или нескольких запросчиков.

На рисунках 3.3 и 3.4 приведены схемы взаимодействия этих двух типов функциональных блоков с магистралью УМЕ.

Правило 3.4. Линии выходных сигналов, показанные на рисунках 3.3 и 3.4 сплошными линиями. ДОЛЖНЫ ВОЗБУЖДА ТЬСЯ соответствующим функциональный блоком, если он не устанавливает на них высокий уровень постоянно.

Правило 3.5. Линии входных сигналов, показанные на рисунках 3.3 и 3.4 сплошными линиями, ДОЛЖНЫ КОНТРОЛИРОВАТЬСЯ и на их сигналы ДОЛЖНЫ ДАВАТЬСЯ соответствующие ответы.

Замечание 3.3. Правила и разрешения по возбуждению и контролю сигнальных линий, изображенных на рисунках 3.3 и 3.4 пунктиром, приведены в таблицах 3.1, 3.2.

Прих1ечание — Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных пунктиром, приведены в таблице 3.1.

Рисунок 3.3 — Схема взаимодействия арбитра с магистралью УМЕ

76

Страница 87

ГОСТ РМЭК 821—-2000

Таблица 3.1 — Арбитры. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 3.3 пунктиром

Тип

арбитра

Правила и ра (решения

ДОЛЖЕН ВОЗБУЖДАТЬ линию BG3/N* гнезда / должен гарантировать высокий уровень сигнала на линиях booin'— BG2IN* гнезда I ДОЛЖЕН КОНТРОЛИРОВАТЬ линию BRJ'

SGL

МОЖЕТ возбуждать или МОЖЕТ не возбуждать линию BCLR* или линии BGOIN*—BG21N* гнезда I

МОЖЕТ контролировать или МОЖЕТ не контролировать линии BRO*—BR2*

ДОЛЖЕН ВОЗБУЖДАТЬ линии BG0IN*-BG3!N* гнезда I ДОЛЖЕН КОНТРОЛИРОВАТЬ линии URO'-BRJ'

RRS

PRI

МОЖЕТ возбуждать или МОЖЕТ не возбуждать линию BCLR*

ДОЛЖЕН ВОЗБУЖДА ТЬ линии BG01N*-BGJIN • гнезда I и BCLR *

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии BRQ*-BR3'

Мтгрсоагф трабргтой iiwm

ЗШфОМЧК

^тройству прадостапена и* на -►-

Интерфейса лоовш объминитапьноб плшы

*

о

о

<

<


>

>

>


1Шва пересыпки данных

Шина арбитрам


<


11Ыка ПР*Ч»гппных прарынннй


Служебная «инв

<

Примечание — Правила и разрешении для возбуждения и контроля сигнальных линий, отмеченных пунктиром, приведены в таблице 3.2.

Рисунок 3.4 — Схема взаимодействия запросчика с магистралью VME

77

Страница 88

ГОСТРМЭК 821-2000

Таблица 3.2 — Запросчики. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 3.4 пунктиром

Тип

ипроечнка

Правили и paipcuiemis

RWD

МОЖЕТ контролировать или МОЖЕТ не контролировать линии BRO*—BR3* МОЖЕТ контролировать или МОЖЕТ не контролировать линию BBSY*

ROR

ДОЛЖЕН КОНТРОЛИРОВАТЬ пиши BR0'-BR3‘

МОЖЕТ контролировать или МОЖЕТ не котролировать линию BBSY*

FAIR

ДОЛЖЕН КОНТРОЛИРОВАТЬ ту линию запроса шины, которую испсиьзует ДОЛЖЕН КОНТРОЛИРОВАТЬ линию BBS У*

Замечание 3.4. Если линия выходного сигнала не возбуждается, оконечные нагрузки объединительной платы гарантируют установление на ней напряжения высокого уровня.

Замечание 3.5. Хотя линии сигналов SYSRESET* и ACFAIL* не определены как часть шины арбитража, в данном случае они важны, поскольку задатчики, работающие с запросчиком, отвечают на сигналы этих линии (эти сигнальные линии возбуждаются блоком контроля питания, который рассмотрен в разделе 5).

3.3.1 Арбитр

Арбитр — это функциональный блок, который принимает решение о том, какому из запросчиков предоставить управление шиной пересылки данных, если несколько из них запрашивают шину одновременно. Существует множество возможных алгоритмов, которые могли бы использоваться для принятия такого решения. В настоящем стандарте определены три типа арбитров: приоритетный < PRI), круговой (RRS). одноуровневый ( SGL).

Арбитр отвечает на поступающие запросы шины и предоставляет шину пересылки данных соответствующему запросчику, используя одну из линий предостаатения шины.

Если арбитр обнаруживает на линии BBSY* высокий уровень, а затем один или несколько запросов шины, он предоставляет шину в соответствии с запросом, имеющим наивысший приоритет.

Сигналы на линиях запроса шины мот быть в состоянии перехода из высокого состояния в низкое в тот самый момент, когда арбитр фиксирует их состояние. Если запоминание состояния сигнала на линии производится во время такого перехода, то выходной сигнал устройства, запоминающего это состояние, может быть нестабильным в течение некоторого времени. Это явление иногда определяют как метастабильность. В приложении D приведена примерная схема арбитра, в которой влияние этого явления устранено.

Когда запросчик принимает сигнал предоставления шины, он устанавливает BBSY* низким и сообщает своему внутримодульному задатчику или обработчику прерываний о том. что ему предоставлена шина пересылки данных. Посте того как задатчик или обработчик прерываний закончит использование шины пересылки данных, этот запросчик освобождает линию ВBSY*. Получившийся в результате положительный перепад сигната BBSY* разрешает арбитру сформировать другой сигнал предоставления шины на основе анализа состояния уровней сигнаюв линий запросов шины в данный момент.

Помимо арбитража, обеспечиваемого арбитром, предусмотрен еше вторичный уровень арбитража с помощью цепочек предостаатения шины. За счет последовательности этих цепочек запросчики, использующие совместно одну общую линию запросов, распределяются по приоритетам в зависимости от номера гнезда. Запросчик, ближайший к гнезду 1. имеет иаивысший приоритет.

Арбитр SGL отвечает только на запросы шины по линии BR34, возлагая функцию выполнения арбитража на цепочку BG31NVBG30UT*.

Арбитр PRI устанавливает приоритеты четырех линий запроса шины от BR0* (низший) до BR34 (высший) и отвечает соответствующим сигналом BGOIN*—BG3IN*. Кроме того, при пояатенин запроса более высокого уровня, арбитр PRI сообщает об этом задатчику, упраатяющему шиной в данный момент, установкой BCLR* низким.

Для наглядности работы арбитра RRS рассмотрим механический переключатель с приводом от шагового двигателя. В каждом положении переключатель соединяет линию запроса шины с соответствующей линией предоставления шины.

7S

Страница 89

ГОСТ РМЭК 821-2000

Если шина занята, переключатель останавливается на текущем уровне. При освобождении шины переключатель переходит на одну позицию ниже (т. е. с BR(n)* на BR(n—I)4) и проверяет наличие запроса. Он продолжает зтот процесс сканирования, пока не обнаружит запрос, после чего посылает сигнал предоставления шины по соответствующей линии.

Разрешение 3.4. Арбитр МОЖЕТ быть спроектирован со встроенным механизмом тайм-аута, который застаитяет его переназначать предоставление шины, если BBSY* не устанавливается запросчиком низким в пределах заранее заданного времени.

Замечание 3.6. Тайм-аут, используемый арбитром в соответствии с разрешением 3.4. должен быть больше суммы максимального времени задержки распространения сигнала по цепочке предоставления шины и времени, которое требуется самому медленному запросчику для формирования сигнала BBSY4.

Предложение 3.4. Следует указывать максимальное время задержки распространения от BGxIN* до BGxOL’T4 в технической документации на изделия. Также следует указывать максимальное время, которое потребуется запросчику, чтобы сформировать сигнал BBSY*. Это позволит пользователям определить требуемое значение тайм-аута процесса арбитража.

Правило 3.6. За исключением ситуации тайм-аута, когда отсутствуют ответы от запросчиков, арбитр, предоставив шину какому-либо запросчику, НИ ДОЛЖЕН ФОРМИРОВАТЬ новый сигнал предоставления шины, пока этот запросчик не сгенерирует положителышй перепад ВBSY* (запросчик генерирует положительный перепад, устанавливая сигнал на линии BBSY* низким, а затем освобождая ее).

Замечание 3.7. Если арбитр фиксирует состояния сигналов на линиях запроса шины до положительного перепада BBSYV он может предоставить шину запросчику, который уже снял свой запрос.

3.3.2 Запросчик

Каждый запросчик в системе выполняет следующие функции:

-    контролирует сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* своего внутримодульного задатчика или обработчика прерываний и формирует сигнал запроса шины, если требуется шина пересылки данных;

-    если он обнаруживает низкий уровень сигнала на своей линии BGxIN* и его внутри модульному задатчику или обработчику прерываний шина пересылки данных не требуется, он пропускает этот низкий уровень на свою линию BGxOUT4;

-    если он обнаруживает низкий уровень сигнала на своей линии BGxIN* и его внутри модульному задатчику или обработчику прерываний требуется шина пересылки данных, он генерирует внутримодульный сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА», чтобы показать, что шина доступна, и устанавливает сигнал BBSY4 низким.

В настоящем стандарте определены три типа запросчиков:

запросчик, освобождающий шину после выполнения пересылки (Release When Done Requester - RWD);

запросчик, освобождающий шину по запросу (Release On Request Requester — ROR);

паритетный запросчик (FAIR Requester — FAIR).

Запросчик RWD освобождает линию BBSY4. когда его задатчик или обработчик прерываний устанавливает ложным внутримодульный сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА».

Запросчик ROR не освобождает линию BBSY4, когда его внутримодульный сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА» становится ложным, пока какой-либо другой запросчик на шине не установит низким сигнал на одной из линий запроса шины. Запросчик ROR контролирует четыре линии запроса шины и освобождает линию BBSY4, если только появляется другой запрос шины. Запросчики ROR уменьшают количество операций арбитража, инициируемых тем задатчиком, который выполняет большую часть от всех пересылок по шине.

Пока система имеет не более четырех задатчиков или обработчиков прерываний (один на каждую линию запроса), алгоритм арбитража RRS обеспечивает паритетность (т.е.. запросы более высокого уровня нс будут препятствовать ни одному задатчику обращаться к шине неопределенно долго). В системах, имеющих более четырех задатчиков или обработчиков прерываний, паритетность может быть обеспечена запросчиками FAIR. Посте того, как запросчику FAIR была предоставлена шина, он воздерживается от генерирования новых запросов шины до тех пор, пока имеются любые активные запросы шины, ожидающие обслуживания на его уровне запроса.

Замечание 3.17. Для обеспечения паритетности при конфигу рировании систем с более чем четырьмя задатчиками или обработчиками прерываний, все запросчики в системе должны быть типа FAIR. Если один или несколько запросчиков будут другого типа, паритетность все еше может быть

79

Страница 90

ГОСТ Р МЭК 821-2000

обеспечена, если обшая суммарная интенсивность пересылок по шине, инициируемая запросчиками, отличными от FAIR, не превышает возможностей шины.

Предположим, что входной сигнал запросчика «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА» истинен и что этот запросчик установил низким сигнал на своей линии BRx*. Если запросчик получает сигнал предоставления шины, он выполняет три следующих действия:

-    устанавливает BBSY4 низким;

-    освобождает свою линию BRx*, переводя сигнал на ней в высокое состояние;

-    устанавливает истинным внутримодульный сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА», разрешая своему задатчику или обработчику прерываний инициировать пересылки по шине.

Указанные события могут произойти в любом порядке. Возможно даже, что задатчик или обработчик прерываний не воспользуется шиной в ответ на данное конкретное предоставление. В любом случае действуют следующие правила:

Правило 3.7. В ответ на отрицательный перепад сигнала на линии BGx/N* запросчик ДОЛЖЕН УСТАНАВЛИВАТЬ сигнал BBS У* низки.м и УДЕРЖИВАТЬ его в том состоянии не менее 90 не.

Правило 3.8. В ответ на отрицательный перепад сигнала на линии BGx/N* запросчик ДОЛЖЕН ОСВОБОДИ ТЬ линию BRx *, переводя сигнал на ней в высокое состояние.

Правило 3.9. В ответ на отрицательный перепад сигнала на линии BGx/N* запросчик ДОЛЖЕН УДЕРЖИ ВА ГЬ BBSY* низким не менее 30 не после освобождения им линии BRx *.

'Замечание 3.8. Задержка 30 не между положительным перепадом сигнала на линии BRx* и положительным перепадом сигнала на линии BBSY* гарантирует, что арбитр не будет ошибочно интерпретировать старый запрос шины как новый и формировать другой сигнал предоставления шины.

Правило 3.10. 'Запросчик ДОЛЖЕН УДЕ РЖ ИВА ТЬ сигнал BBSY* низким, пока его входной сигнал BGx/N * не установится высоким.

Замечание 3.9. Правило 3.10 гарантирует, что переход сигнала BBSY* в низкое состояние будет обнаружен арбитром и что сигнал во всех звеньях цепочки предоставления шины возвратится в высокое состояние, готовясь к следующему арбитражу.

Разрешение 3.5. Если запросчик имеет нерассмотренный запрос шины и если он обнаруживает, что какой-либо другой запросчик устанавливает низким BBSY*. то он МОЖЕТ сиять свой запрос, освобождая свою линию BRx* переводом сигнала на ней в высокое состояние.

Правило 3. II. Если запросчик снимает запрос, не получив предварительно сигнала предоставления шины, то, прежде чем сделать это, он ДОЛЖЕН ОЖИДА ТЬ, пока BBS Y* не установится низким, и ДОЛЖЕН СДЕЛАТЬ это не бл гее чем через 50 не после установления BBSY* низким.

Предложение 3.2. Предлагается проектировать запросчики таким образом, чтобы они пропускали сигнал по цепочке предоставления шины как можно быстрее посте получения сигнала предоставления шины. Это улучшит эксплуатационные характеристики системы.

Правим 3.14. Прежде чем сформировать запрос шины, запросчик FAIR ДОЛЖЕН ОПРЕДЕЛИТЬ состояние своей линии запроса шины, когда обнаружит ВBSY* высоким,

3.3.3 Задатчик шины пересылки данных

3.3.3.1 Освобождение шины пересылки данных

Протокол арбитража определяет, как и когда шина пересылки данных предоставляется в системе различным задатчикам и обработчикам прерываний. Однако этот протокол не определяет, когда задатчики и обработчики прерываний освобождают шину.

Задатчики и обработчики прерываний при принятии решения об освобождении шины пересылки данных руководствуются несколькими критериями. Обработчики прерываний освобождают шину после выполнения своего цикла подтверждения прерывания, а задатчики — после завершения пересылок данных.

Некоторые задатчики контролируют сигналы AC FAIL* и BCLR*. которые информируют их о том, что шипа пересылки данных необходима для выполнения операций более высокого приоритета. В случае с сигналом BCLR*, время, которое потребуется задатчику для освобождения шины, определяется его конструкцией. Например, задатчик модуля дискового контроллера может оказаться не в состоянии освободить шину во время пересылки сектора диска без потери данных, поэтому он может удерживать шину до завершения пересылки этого сектора. Сигнал AC FAIL* информирует задатчик о том. что обнаружено прекращение подачи питания сети переменного тока и, независимо от того, с какими проблемами столкнется задатчик в связи с необходимостью уступить шипу, в этом случае все они несущественны по сравнению с общесистемными потребностями.

Страница 91

ГОСТ РМЭК 821—-2000

Рекомендация 3.1. Рекомендуется проектировать задатчики так. чтобы они освобождали шину пересылки данных не более чем через 200 мкс после установки AC FAIL* низким, за исключением случаев, предусматривающих их участие в действиях, связанных с отказом питающей сети.

Замечание 3.10. Определенный в рекомендации 3.1 интервал 200 мкс предназначен для обеспечения упорядоченной остановки системы.

Независимо оттого, какой крюерий используется при принятии решения о моменте освобождения шины пересылки данных, арбитраж выполняется прежде, чем какой-либо другой задатчик или обработчик прерываний начнет использовать эту шину. Этот арбитраж происходит либо во время последней пересылки данных, либо после нее, в зависимости от того, когда задатчик или обработчик прерываний уведомит свой внутри модульный запросчик.

Рафешение 3.6. Задатчики и обработчики прерываний МОГУТ освобождать шину пересылки данных либо во время своей последней пересылки, либо после нее.

Например, если задатчик уведомил свой внугрнмодульный запросчик о том, что шина ему больше не нужна во время своей последней пересылки, то запросчик освобождает линию BBSY* и арбитраж происходит во время последней пересылки. Однако, если задатчик ожидает завершения последней пересылки прежде, чем уведомить об этом свой внугрнмодульный запросчик, то шина пересылки данных будет бездействовать во время арбттража (см. 2.5). Правила, касающиеся освобождения шины пересылки данных, приведены в разделах 2 и 4.

Предложение 3.3. Предлагается проектировать задатчики, выполняющие блочные пересылки, таким образом, чтобы они уведомляли свои запросчики об освобождении линии BBSY* во время последней пересылки цикла блочной пересылки. Если линия BBSY* будет освобождена в начале цикла блочной пересылки, то высокоприоритетные запросы шины, инициируемые во время блочной пересылки, могут оказаться не принятыми во внимание арбитром до следующего цикла арбитража.

3.3.3.2    Получение права па использование шипы пересылки данных

Чтобы гарантировать невозможность попыток устано&пения противоположных состояний ни на одной из линий шипы пересылки данных двумя задатчиками или обработчиками прерываний, эти функциональные блоки при получении права управления шиной пересылки данных подчиняются определенным правилам.

Правило 3.12. Если задатчик или обработчик прерываний получает управление шиной пересылки данных от своего внутримодул ыюго запросчика, он НЕ ДОЛЖЕН ВКЛЮЧАТЬ свои шинные формирователи/ сигналов шины пересылки данных, пока не обнаружит AS9 высоким.

Замечание 3.11. Если предшествующий задатчик или обработчик прерываний освобождает шину во время своей последней пересылки данных, то правило 3.12 гарантирует, что эта пересылка данных будет закончена прежде, чем новый задатчик или обработчик прерываний начнет использовать шину пересылки данных (если предшествующий задатчик или обработчик прерываний ожидает окончания пересылки прежде, чем освободить шину, сигнал AS* будет уже высоким).

3.3.3.3    Дополнительная информация

Рекомендация 3.2. Для обеспечения быстрого обслуживания запросов прерывания и оптимального использования шины пересылки данных рекомендуется проектировать задатчики, которые осво-бождают шину при первой возможности, как только обнаружат BCLR* низким.

Разрешение 3.7. Задатчик или обработчик прерываний МОЖЕТ иметь более одного запросчика, причем каждый запросчик в этом случае формирует запрос шины на своей линии запроса.

Замечание 3.12. Если задатчик или обработчик прерываний имеет два или больше запросчиков, он может осуществлять высокоприоритетные пересылки данных, используя один запросчик, и низкоприоритетные пересылки, используя другой.

3.4 Типичные примеры работы

3.4.1 Арбитраж запросов шины двух различных уровней На рисунках 3.5 и 3.6 показана последовательность событий, которые происходят, если два запросчика одновременно посылают запросы арбитру PRI по различным линиям запроса шины. В начале этой последовательности запросчик А устанавливает низким BRI*, а запросчик В устанаоли-вает низким BR2*. Арбитр ооновременно обнаруживает низкими BR1* и BR2* и устанавливает низким сигнал BG21N* в своем гнезде (гнездо I). Этот сигнал BG21N* контролируется запросчиком В. также находящимся в гнезде I. Когда запросчик В обнаруживает низкий BG21N", он отвечает установкой BBSY* низким. После этого зпросчик В освобождает линию BR2* и информирует свой задатчик (задатчик В), что шина пересыпки данных находится в его распоряжении.

S1

Страница 92

ГОСТ Р МЭК 821-2000

Находятся в гнезде 2 Задатчик А    Запросчик    А

RWD

Находятся в гнезде I Задатчик В    Запросчик    В    Арбитр

RWD    PRI


Установить сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА» истинным

I_

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИ-НА»

Установить ВКГ низким

Установить сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА» истинным

-1

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА»

Установить BR2* низким

_I_

-I

Обнаружить высокий уровень BBSV* Обнаружить низкий уровень BR1* и BR24 Установить BG2IN4 низким

_I

I-

Обнаружить низкий уровень BG2IN* Установить BBSY* низким


Освободить линию BR2*

Установить истинный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА*


Обнаружить низкий уровень сигнала BBSY*

Установить BG2IN4 высоким


I-

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»

Обнаружить BG2IN* высоким

I

06наруж1ггь высокий уровень сигнала AS*

I

См. ЛИС! 2

Примечание - «УСТРОЙСТВУ ТРЕБУЕТСЯЯЯЯ ШИНА* и «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА» являются внутри модульными сигналами взаимодействия между задатчиком и его запросчиком (см. рисунок 3.4).

Рисунок 3.5, лист I — Алгоритм арбитража. Два запросчика, два уровня запросов

82

Страница 93

ГОСТ I* МЭК 821-2000

Находятся в гнезде 2

Находятся в гнезде 1

Зала пи к А

Запросчик А

Задатчик В

Запросчик В

Арбитр

RWD

Выполнить пересылку данных

Установить ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА»

Обнаружить ложный уровень сигнала «УСТ-РОЙСТВУ ТРЕБУЕТСЯ ШИНА* Освободить линию BBSY*

Установить ложным сигнал .УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»

Обнару жить высокий уровень сигнала BBSY*

Обнаружить ложный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА*

1-

Обнаружить низкий уровень сигнала BGIIN*

Установить низким BBSY*

Обнаружить низкий уровень сигнала BR1*

Установить низким BG1IN*

_I

Освободить линию BRP

-1

Обнаружить низкий уровень сигнала BBSY*

Установить высоким BG11N*

Установить истинным сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА* _I

I-

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»

Обнаружить высокий уровень сигнала BG1IN*

I

См. лист 3

Рисунок 3.5. лист 2

S3


Страница 94

ГОСТ Р МЭК 821-2000

Находится в i нсздс 2 Задатчик А    Запросчик    А

RWD

Находятся в гнезде 1 Задатчик В    Запросчик    В    Арбитр

RWD    FR1


Обнаружить высокий уровень сигнала AS*

Выполнить пересылку данных

Установить ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*

Обнаружить ложный уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* Освободить линию BBSY*

тановить ложным нал «УСТРОЙСТВУ ’ЕД О СТАВЛЕН А И НА»

У<

си

II

Обнаружить высокий уровень сигнала BBSY*


Ожидать запроса шины


Обнаружить ложный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА Ш И НА*


Рисунок 3.5, лист 3

Когда BBSY* становится низким, арбитр устанавливает сигнал BG21N* гнезда 1 высоким.

Когда задатчик В заканчивает свою пересылку (пересылки) данных, он сигнализирует об этом своему запросчику В. устанавливая ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*. Запросчик В после этого освобождает линию BBSY* при условии, что он принял сигнал BG2IN* высоким и прошло 30 не после того, как он освободил BR2".

Арбитр интерпретирует освобождение линии BBSY* как сигнал начала арбитража любых текущих запросов шины. Поскольку BR1* единственный сигнал запроса, установленный низким, арбитр предоставляет шину пересылки данных запросчику А. устанавливая BG1 IN* низким. Запросчик А отвечает установкой BBSY* низким. Когда задатчик А завершает свою пересылку (пересылки) данных и сигнализирует об этом, устанавливая ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ L1J И НА», запросчик А освобождает линию BBSY* при условии, что он принял сигнал BG11N* высоким и прошло 30 не после того, как он освободил BR1*.

Поскольку в данном примере к моменту освобождения линии BBSY* запросчиком А ни на одной из линий запроса шины не установлен низкий уровень, арбитр ожидает, пока не обнаружит какой-либо запрос шины.

Страница 95

ГОСТ РМЭК 821-2000

Vi"

^ m&i-

Задатки g угравлпвт шиной оаресыгци данных

"if/.    O-t/r'/'/f

Задэтчк* Л управляет шиной пероедтф* дани*!*

Арбитр боэдвйотьувт

BR1*

BR2*

3BSY*

BG1IN*

BG2IN*

Примем а и и с — В данном примере каждый из запросчиков удерживает на своей линии запроса шины низкий уровень, пока ему не будет предоставлена шина пересылки данных. В некоторых случаях запросчик может освободить свою линию запроса, не получив сигнала предоставлении шины (см. 3.3.2).


Возбуждаются

ззгросчи«аг«м


&0^уЧ1Д8>ОГСЯ

орвшром


Рисунок 3.6 — Диаграмма последовательности арбитража. Два запросчика, два уровня запросов

Замечание 3.13. Описание работы, иллюстрируемое рисунками 3.5 и 3.6. справедливо для обоих арбитров PR1 и RRS. если не рассматривать арбитр RRS для случая, когда последний активный запрос был на линии BR2*. В этом случае арбитр сначала обработает запрос BRI *, а затем перейдет к обработке запроса BR2\

Замечание 3.14. Сигнал BBSY" и сигналы предоставления шины полностью взаимосвязаны, как показано на рисунке 3.6:

а)    арбитр не устанавливает сигнал предоставления шины высоким, пока не обнаружит на линии BBSY* низкий уровень;

б)    запросчик не освобождает линию BBSY*, пока не обнаружит сигнал предоставления шины высоким;

в)    арбитр не установит низким сигнал предоставления шины, пока не обнаружит BBSY4 высоким;

г)    следующий запросчик не установит BBSY4 низким, пока не обнаружит сигнал предоставления шины низким.

3.4.2 Арбитраж двух запросов шины на одной линии запроса

На рисунках 3.7 и 3.8 показана последовательность событий, которые происходят, если запросчик ROR и запросчик RWD одновременно посылают арбитру PR1 запросы по обшей линии запроса шины. В данном примере арбитр и запросчик RWD размещаются в модуле системного контроллера в гнезде I. а запросчик ROR — в гнезде 2. В начале последовательности оба запросчика одновременно устанавливают BR14 низким. После этого арбитр устанавливает сигнал BG11N4 низким для своего собственного гнезда (гнездо 1). Этот сигнал BCJ11N* контролируется запросчиком В, также находя-

85

1-2- IM4

Страница 96

ГОСТ Р МЭК 821-2000

Находится в гнелае 2 Задатчик А    Запросчик    А

ROR

Находятся в гнезде 1 Задатчик В    Запросчик    В    Арбитр

RWD    PR!


Установить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*

Установить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА»

I_

I_

-1

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* Установить низким BR1*

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*

Установить низким BRI4

_I_

Обнаружить высокий уровень сигнала BBSY*

Обнаружить низкий уровень сигнала BR1* Установить низким BGIIN+ {

I-

Обнаружить низкий уровень сигнала BG1IN* Установить низким BBSY*

Освободить линию BR1* Установить истинный сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»


Обнаружить низкий уровень сигнала BBSY*

Установить высоким BGIIN*


Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»

I

Обнаружить высокий уровень сигнала AS*


Обнаружить высокий уровень сигнала BG1IN4


См. лист 2

Примечание - Сигналы «УСТРОЙСТВУ ГРЕБУЕТСЯЯЯ ШИНА, и «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА» являются внутр имодул ьными сигналами взаимодействия между задатчиком и его запросчиком (см. рисунок 3.4).

Рисунок 3.7, лисг 1 — Аиоригм арбитража. Два запросчика, один и тот же уровень запроса

86

Страница 97

ГОСТ I* МЭК 821-2000

Находятся в гнезде 2 Зада пик А    Запросчик    А

ROR

Задатчик В

Арбитр

PRI

Выполнить пересылку данных

I

Установить ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*

Находятся в гнезде 1 Запросчик В RWD


Обнаружить ложный уровень сигнала «УСТ-РОЙСТВУ ТРЕБУЕТСЯ ШИНА» Освободить линию BBSY*

Установить ложным    I

сигнал «УСТРОЙ- Обнаружить высокий СГВУ ПРЕДОСТАВ- уровень сигнала

BBSY*

Обнаружить низкий уровень сигнала ВКГ

Установить низким ВС. 1IN*

ЛЕНА ШИНА*

Обнаружить ложный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»

Обнаружить низкий уровень сигнала BG1IN*

Установить низким BGIOLT4

Распространение сигнала по цепочке Обнаружить низкий уровень сигнала BGI IN*

Установить низким BBSY-

Освободи гь линию BRI* Установить истинным сигнал «УСТРОЙСТВУ П РЕД ОСТАВЛЕНА Ш И НА*


Обнаружить низкий уровень сигнала BBSY*

Установить высоким BG11N*


См. лист 3    См.    лист    3

Рисунок 3.7, лист 2

87

Страница 98

ГОСТРМЭК 821-2000

Находится в гнезде 2 Задатчик А    Запросчик    А

ROR

Находятся в гнезде 1 Задатчик В    Запросчик    В    Арбитр

RWD    FRI


Обнаружить истинный уровень сигнала -УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»

Обнаружить высокий уровень сигнала BGIIN*

Установить высоким BGIOLTP

Распространение сигнала по цепочке

Обнаружить высокий уровень сигнала AS*

I

Выполнить пересылку данных

Установить ложным Обнаружить высокий уровень сигнала «УС- уровень сигнала ТРОЙСТВУ ТРЕ- BG1IN*

БУЕТСЯ ШИНА»

Обнаружить ложный уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА»

Установить ложным сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА» (удерживая низким BBSY4)

I-

Обнаружить ложным сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»


Установить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА»


Обнаружить истинным уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА» Установить низким BRI*

См. лист 4    С'м.    лист    4

Рисунок 3.7, лист 3

8S


Страница 99

ГОСТ I’ МЭК 821-2000

Находятся в гнезде 2

Находятся и гнезде 1

Задатчик А Запросчик А

Задатчик В

Запросчик В Арбитр

ROR

RWD PRI

Обнаружить низкий

Обнаружить низкий

уровень сигнала    уровень    сигнала

BR1-    BR1*

Освободить линию BBSY*

Обнаружить высокий уровень сигнала BBSY*

Установить низким BGI1N*

Обнаружить низкий уровень сигнала BGIIN*

Установить низким BBSY*

Рисунок 3.7, лист 4

щимся в гнезде I. Когда запросчик В обнаружит сигнал BGI IN* низким, он отвечает установкой BBSY* низким. После этого запросчик В освобождает линию BR1* и информирует задатчик В о том, что шина пересылки данных находится в его распоряжении.

Замечание 3.15. Хотя запросчик В освобождает линию BR1*, запросчик Л продолжает удерживать на ней низкий уровень (см. рисунки 3.7 и 3.8).

Обнаружив BBSY* низким, арбитр устанавливает высоким сигнал BG1IN*. Когда задатчик В завершит свою пересылку (пересылки) данных, он устанавливает ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА». Обнаружив это, запросчик В по истечении 30 не после освобождения им линии BR1* освободит линию BBSY*.

Арбитр интерпретирует освобождение BBSY* как сигнал к тому, чтобы начать арбитраж текущих запросов шины. Так как BRI* все еще установлен низким, арбитр снова устанавливает низким BCJ1 IN*. Когда запросчик В обнаруживает I3G11N* низким, он устанавливает низким BGIOUT*. поскольку ему шина пересылки данных больше не нужна. После этого запросчик Л обнаруживает низкий уровень на своей линии BG11N* и отвечает установкой BBSY* низким, a BRI* высоким. Обнаружив на линии BBSY* низкий уровень, арбитр устанавливает высоким BG 1 IN*, что заставляет запросчик В установить BCilOUT* высоким.

Спустя некоторое время, когда задатчик Л закончит свои пересылки данных, он устанавливает ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*, показывая, что он закончил использование шины пересылки данных.

Поскольку запросчик Л — это запросчик ROR. он не освобождает BBSY*. продолжая удерживать его низким. В случае, если задатчику Л снова потребуется использовать шину пересылки данных, арбитраж будет не нужен. Однако в данном примере запросчик В устанавливает BRI* низким, показывая. что ему необходима шина пересылки данных, и запросчик Л (который контролирует все линии запроса шины) освобождает линию BBSY*. В этом случае арбитр предосгаатяет шину запросчику В.

3.5 Условия возникновения гонок между сигналами запроса задатчика и предоставления шины арбитра

Предположим, что имеются два запросчика: запросчик Л и запросчик В, которые совместно используют общую линию запроса шины. Запросчик В. который расположен дальше по цепочке, запрашивает шину и арбитр устанавливает на соответствующей линии предоставления шины

89

J-I- IW4

Страница 100

ГОСТ Р МЭК 821-2000

Этс освобожден** лиии»1 BD5Y* =sb зезис запроочлком А, сбнар/жиашим BR1* низким |

Задатчик А управляет

r.y.WH№.


Задагчш В уграагиет шиной ,

ш ШФщ

тй?*с|[~*


ОвДйГМ* В

управляет

шинрй ...


прим».

Ч5иЦь|

BBSV*

0оз6у:«даю7ся_

зепрор-шкаик


BG1IN*

(гкаадо 2^


SGIOirr

|!**9ЗД0 1)

Всо&уждзетс

SG1 iN“ (гнезда 1)

Примечание— В данном примере каждый из запросчиков удерживает на своей линии запроса шины низкий уровень, пока ему не будет ирсдоста&тсна шина пересылки данных. В некоторых случаях запросчик может освободить свою линию запроса, не получив сигнала прелостаатения шины (см. 3.3.2).

Рисунок 3.8 — Диаграмма последовательности арбитража. Два запросчика, один и тот же уровень запросов

низкий уровень сигнала. Этот отрицательный перепад достигает запросчика Л в тот самый момент, когда задатчик Л сигнализирует, что ему требуется шина. Если запросчик Л спроектирован неправильно. гакая ситуация может заставить его на мгновение установить на своей линии BGxOUT* низкий уровень сигнала, а затем — снова высокой, приводя к формированию отрицательного импульса.

Правило 3.13. Запросчики ДОЛЖНЫ БЫТЬ СПРОЕКТИРОВАНЫ /паки» ой/шзом, чтобы исключить возможность появления на их линии BGxOUT* кратковременных отрицательных импульсов.

Замечание 3.16. Если запросчик спроектирован таким образом, что он запоминает в защелке состояние внутримодульного сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНЛ» по отрицательному перепаду сигнала на его линии BGxlN4 и если этот внутримодулышй сигнал находится в состоянии перехода, когда возникает отрицательный перепад, то выходы защелки в течение короткого времени будут иногда либо генерировать, либо находиться в пороговой области между высоким и низким уровнями. По этой причине на запросчик не накладывается никаких временных ограничений по передаче сигнала предосгаоиения шины. Ему запрещено только генерировать на своей линии BGxOUT4 короткий отрицательный импульс, который может быть интерпретирован как сигнал предоставления шины запросчикам, следующим дальше по цепочке.

Разрешение 3.8. Если запросчик обнаруживает, что его внутримодульному задатчику требуется шина между моментом получения сигнала предоставления шины для другого запросчика и моментом, когда этот сигнал перелается дальше, то он МОЖЕТ рассматривать этот сигнал предоставления шины как предназначенный ему. В этом случае другой запросчик будет продолжать удерживать низким свой сигнал запроса до тех пор, пока не поступит другой сигнал предоставления шины.

%

Страница 101

ГОСТ РМЭК 821-2000

4 Шина приоритетных прерываний

4.1    Введение

Магистраль УМЕ включает и себя шину приоритетных прерываний, которая содержит сигнальные линии. необходимые для формирования и обслуживания прерываний. На рисунке 4.1 приведена схема взаимодействия шины приоритетных прерываний с функциональными блоками в составе типовой системы магистрали УМЕ. Линии этой шины используются прерывателями для передачи запросов прерывания обработчикам прерываний, которые отвечают на эти запросы.

Любая система, которая обладает функцией прерывания, имеет соответствующие подпрограммы, которые называются подпрограммами обслуживания прерываний и вызываются для исполнения прерываниями. Системы прерываний можно подразделить на две группы:

-    системы с одним обработчиком прерываний, который принимает и обслуживает все прерывания шины;

-    распределенные системы, которые содержат два или больше обработчиков прерываний, принимающих и обслуживающих прерывания шины.

4.1.1    Системы прерываний с одним обработчиком

В системе прерываний с одним обработчиком все прерывания поступают на вход одного обработчика прерываний и все подпрограммы обслуживания прерываний исполняются одним процессором. На рисунке 4.2 показана структурная схема системы прерываний с одним обработчиком. Такой тип архитектуры наиболее удобен для систем управления станками и технологическими процессами, когда супервнэорный процессор координирует действия специализированных процессоров, непосредственно связанных с управляемыми объектами.

Супервизорный процессор является местом назначения всех прерываний шины и обслуживает их в соответствии с приоритетами. На специализированные процессоры не возлагаются задачи обслуживания прерываний шины, и они могут основное внимание уделить управлению станками или технологическими процессами.

4.1.2    Распределенные системы прерываний

На рисунке 4.3 показана структу рная схема распределенной системы прерываний. Эта система содержит два или больше обработчиков прерываний, каждый из которых обслуживает только подмножество прерываний шины. В типовых реализациях каждый из обработчиков прерываний располагается на своем процессорном модуле. Такая архитектура наиболее удобна для распределенных вычислительных систем, когда несколько равноправных процессоров выполняют прикладные программы. Поскольку каждый из этих равноправных процессоров выполняет часть системного программного обеспечения. ему может потребоваться взаимодействие с другими процессорами. В распределенной системе каждый процессор обслуживает только те прерывания, которые предназначены непосредственно ему, устанавливая специальные канаты связи со всеми другими процессорами.

4.2    Линии шины приоритетных прерываний

В процессе формирования и обработки прерываний шипы используются шины пересылки данных, арбшража и приоритетных прерываний.

Последующее описание шины приоритетных прерываний предполагает понимание принципов работы шины пересылки данных, описанной в разделе 2, и шины арбитража, описанной в разделе 3.

Шина приоритетных прерываний включает в себя семь сигнальных линий запроса прерываний, одну линию подтверждения прерывания и одну цепочку подтверждения прерывания, которые получили следующие обозначения:

IRQ1* (Interrupt ReQuest 1) — линия запроса прерывания 1;

IRQ2* (Interrupt ReQuest 2) — линия запроса прерывания 2;

1RQ3* (Interrupt ReQuest 3) — линия запроса прерывания 3;

IRQ4* (Interrupt ReQuest 4) — линия запроса прерывания 4;

IRQ5* (Interrupt ReQuest 5) — линия запроса прерывания 5:

1RQ6* (Interrupt ReQuest 6) — линия запроса прерывания 6;

IRQ7* (Interrupt ReQuest 7) — линия запроса прерывания 7;

1ЛСК" (Interrupt ACKnowledge) — линия подтверждения прерывания;

IACKINVIACKOUT* (Interrupt ACKnowledge Ih*put/interrupt ACKnowledge OUTput) — цепочка подтверждения прерывания.

4.2.1 Линии запроса прерывания

91

Страница 102

Мод** ЦВНТТШЬНОП) ПЖЧОССОР*

Рисунок 4.1 — Схема взаимодействия шины приоритетных прерываний с функциональными блоками


Модуль    Модръ

пмти    тт&н&тост


Страница 103

Рисунок 4.2 — Структурная схема системы прерывания с одним обработчиком

Прерыватели запрашивают прерывания, устанавливая низкий уровень сигнала наличии запроса прерывания. В системе с одним обработчиком эти линии запроса прерывания распределены по приоритетам, причем наивысший приоритет имеет линия IRQ7*.

ГОСТ РМЭК 821—-2000


4.2.2    Линия подтверждения прерывания

Линия IACK* проходит по всей дайне объединительной платы и подсоединена к контакт)' IACKIN* гнезда 1 (см. рисунок 4.4). Когда на контакте 1ACK1N* устанавливается низкий уровень сигнала, формирователь цепочки подтверждения прерывания, расположенный в гнезде 1, распространяет по ней этот отрицательный перепад.

4.2.3    Цепочка подтверждения прерывания (IACKIN*/lACKOUT4)

Каждую из семи линий запроса прерывания могут совместно использовать два или более прерывателей. Цепочка подтверждения прерывания гарантирует, что только один прерыватель отвечает на цикл подтверждения прерывания. Эта цепочка проходит через все модули магистрали VME. Каждый прерыватель, который установил низкий уровень на линии запроса прерывания, ждет, пока на его вход IACK1N* цепочки поступит отрицательный перепал. Только после приема этого отрицательного перепада прерыватель отвечает на цикл подтверждения прерывания. Мри лом он не передает этот отрицательный перепад дальше по цепочке, блокируя таким образом участие других прерывателей в данном цикле подтверждения прерывания.

93

Страница 104

ГОСТ Р МЭК 821-2000

Процессор №1

Часть N*1    ^

про<раммн<уо обеспечения операционной системы

Прерывания шины


Прерывания шины


Совместно используемая память для распределения ресурсов и разрешения тупиковых ситуаций

Части N*2^4. программного обеспечения операционной Ч. системы


/•''Часть №3 программного обеспечения операционной системы^'


Процессор МгЗ

Процессор Ne2

Прерывания

шины

Рисунок 4.3 — Структурная схема распределенной системы прерывания

Правило 4.1. Если какое-либо гнездо объединительной платы не занято модулем, а дальше но цепочке подтверждения прерывания мо<)ули усташшены, то для пропускания сигнала по цепочке в пустом гнезде ДОЛЖНЫ БЫТЬ УСТАНОВЛЕНЫ перемычки.

4.3 Функциональные блоки шины приоритетных прерываний. Общее описание

С шиной приоритетных прерываний связаны три типа функциональных блоков: прерыватели, обработчики прерываний и формирователи цепочки подтверждения прерывания. Функциональные возможности обработчиков прерываний и прерывателей определяются в перечне мнемонических обозначений. показывающих, какие тины циклов подтверждения прерывания они могут формировать и принимать, соответственно.

В 4.3.1 — 4.3.3 представлены схемы взаимодействия трех типов функциональных блоков с магистралью VME: обработчика прерываний, прерывателя и формирователя цепочки подтверждения прерывания.

1/рави.ю 4.2. Линии выходных сигналов, показанные на рисунках 4.5—4.7 сплошными линиями. ДОЛЖНЫ ВОЗБУЖДАТЬСЯ соответствующим функциона.хьным блоком, если он не устанавливает на них высокий уровень постоянно.

Замечание 4.1. Если линия выходного сигнала не возбуждается, то оконечные нагрузки на объединительной плате гарантируют, что на ней удерживается высокий уровень.

Правило 4.3. Линии входных сигналов, показанные на рисунках 4.5—4.7сплошными линиями. ДОЛЖНЫ КОНТРОЛИРОВАТЬСЯ и на их сигналы ДОЛЖНЫ ДАВАТЬСЯ соответствующие ответы.

Замечание 4.2. Правила и разрешения для возбуждения и контроля сигнальных линий, изображенных на рисунках 4.5, 4.7 пунктиром, приведены в таблицах 4.1, 4.2.

4.3.1 Обработчики прерываний

Обработчик прерываний выполняет следующие функции:

- распределяет поступающие запросы прерываний в соответствии с их приоритетами в пределах назначенной ему группы линий запросов прерывания (максиматьно IRQI•—1RQ74);

Страница 105

ГОСТ РМЭК 821-2000

Uqnm систем юга пэтроллярв

П«*др1    Пв»до2    ГЪЖИО    3    ГНВДр4

Формнроигш*

Обрвботчис

пдоымннЯ

ПОСТМОСОвНМ предо» нн

НвотдМОирй

Отщемающий

гр«рымгтагь

прярымтгь


IACK*

Овмрмиитагьнм гтегш

Рисунок 4.4 — Послсловательная испочка lACKIN*/IACKOUT*

-    использует свой внутримодульный запросчик для запроса шины пересылки данных и, когда эта шина будет ему предоставлена. инициирует цикл подтверждения прерывания, считывая информацию статуса/идентификации из прерывателя, чей запрос подтверждается;

-    инициирует соответствующую последовательность обслуживания прерывания на основе полученной информации статуса/идетификаиии.

Замечание 4.3. Действия, предпринимаемые во время последовательности обслуживания прерывания. настоящим стандартом не определены. Обслуживание прерываний может включать, а может и не включать использование магистрали VME.

Обработчик прерываний использует шину пересылки данных для считывания информации стату-са/идентификанни из прерывателя. В этом смысле обработчик прерываний действует как задатчик, а прерыватель — как исполнитель. Однако имеются следующие четыре важных отличия:

-    обрабогшк прерываний всегда устанавливает низким сигнал IACK*;

-    обработчик прерываний не возбуждает линии модификатора адреса;

-    обработчик прерываний использует только три младшие адресные линии (АО 1 —ЛОЗ);

-    обработчик прерываний никогда не возбуждает линии данных.

Обработчик прерываний при обращении к шине всегда устанаачивает с и тал на линии 1ЛСК4 низким. Задатчик же либо устанавливает сигнал на ней высоким, либо не возбуждает ее вообще.

Обработчику прерываний не нужно устанавливать достоверный код на линиях модификатора адреса, он только устанавливает достоверную информацию на трех младших адресных линиях (Л01—ЛОЗ). Уровни сигналов на этих трех адресных линиях определяют, для какой из семи линий запроса прерывания дается подтверждение, как показано в таблице 4.7. Задатчик же устанавливает на адресных линиях (качичество которых может быть 15, 23 или 31. в зависимости от режима адресации)

95

5-i*

Страница 106

ГОСТ Р МЭК 821-2000

адрес исполнителя, к которому обращается, а на линиях модификатора адреса — соответствующий код.

Обработчик прерываний не возбуждает линии данных (т.е. он не выполняет операцию записи в прерыватель) и, поскольку никогда не устанавливает сигнал на линии WRITE* низким, то и не возбуждает ее. Задатчик же использует линии данных для пересылки данных между собой и исполнителем в обоих направлениях и во время обычного использования устанавливает WRITE* низким или высоким, по мере необходимости.

Схема взаимодействия обработчика прерываний с магистралью VME приведена на рисунке 4.5. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных пунктиром, приведены в таблице 4.1.

Проюошло обретение к регистру


Обработчик

ПрврЫОЙН ИЙ


Интерфейсная логика объединительной плиты

?!

§1

I

I

I

—L


3


(S


-I_L


<

<

<

<


>

>

>

>


Шжа пересыпки данных

ШмфСитраш

Шмнц прмфкпгтых грерыпеыиА

Служивши им


Рисунок 4.5 — Схема взаимодействия обработчика прерываний с ма! истралью VME

Таблица 4.1 — Обработчик прерываний. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 4.5 пунктиром

Прлшыл и разрешении ирсрыпаннй

Тип обработчика

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии D00—D07

D08(0)

D16

МОЖЕТ возбуждатьили МОЖЕТ не возбуждать линии LWORD* и OS 1 * МОЖЕТ контролировать или МОЖЕТ не контролировать линии DOS—D3I

ДОЛЖЕН ВОЗБУЖДАТЬ линию 25.9/*

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии D00-DI5

МОЖЕТ возбуждать или МОЖЕТ не возбуждать линию LWORD*

МОЖЕТ контролировать или МОЖЕТ не контролировать линии 1)16—D31

%

Страница 107

ГОСТ РМЭК 821-2000

Окончание таблицы 4.1

Тип обрабогчика

Правили и разрешения нрери&зннн

032

ВСЕ

ДОЛЖЕН ИОЗБУЖДА ТЬ линии DS1 * и I. WORD'

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии D0Q-D31

НЕ ДОЛЖНЫ УСТАНАВЛИВАТЬ сигнал на линии WRITE* низким

Примечание — Мнемонические обозначения DOS(O), DI6 и 032 применительно к обработчику прерываний определены в таблице 4.5.

4.3.2 Прерыватель и его функции

Прерыватель выполняет следующие функции:

-    запрашивает прерывание у обработчика прерываний, который контролирует его линию запроса прерывания;

-    если прерыватель принимает отрицательный перепад на входе цепочки подтверждения прерывания и если он запрашивает прерывание, и если уровни сигналов на трех младших адресных линиях соответствуют используемой нм линии запроса прерывания, и если разрядность запрашиваемой информации статуса/идентификации либо равна, либо больше, чем разрядность, которую он может обеспечить, то он устанавливает на линиях данных информацию статуса/идентификации. В противном случае, он пропускает отрицательный перепад дальше по цепочке подтверждения прерывания.

Каждый прерыватель возбуждает только одну линию запроса прерывания. Модуль, который формирует запросы прерывания по нескольким линиям, рассматривается данным стандартом как имеющий несколько прерывателей.

Разрешение 4.1. Поскольку прерыватель — это всего лишь концептуальная модель, внутримо-дульная логика МОЖЕТ совместно использоваться несколькими прерывателями.

Прерыватель использует для запроса прерывания одну из семи линий. После этого он контролирует три младшие линии адресной шины (Л01—ЛОЗ), линию IACKIN* и дополнительно линию IACK*. чтобы определить, когда его прерывание подтверждается. При подтверждении он помещает свою информацию ста1уса/ндентификации на шину данных и сообщает обработчику прерываний о том, что эта информация достоверна, устанавливая DTACK* низким.

Имеется пять основных отличий в использовании шины пересылки данных прерывателем и исполнителем. Прерыватель использует шину пересылки данных следующим образом:

-    отвечает только тогда, когда его входной сигнал IACK1N* низкий;

-    не контролирует линии модификатора адреса ;

-    контролирует только три младшие адресные линии;

-    не контролирует линию WRITE*;

-    ему разрешено отвечать данными, разрядность которых отличается от разрядности запрашиваемых данных.

Исполнитель контролирует линию AS* и интерпретирует отрицательный перепад на ней как сигнал достоверности текущего цикла шины. После этого исполнитель приступает к декодированию соответствующего числа адресных линий (15, 23 или 31) и линий модификатора адреса и на основе этой информации определяет, произошло ли к нему обращение. При этом исполнитель отвечает только тогда, когда IACK* установлен высоким.

Что касается прерывателя, то он интерпретирует отрицательный перепад на своей линии IACK1N* как разрешающий сигнал, чтобы ответить на текущий цикл подтверждения прерывания. Он декодирует только три младшие адресные линии (А01—А03), игнорируя линии модификатора адреса.

Прерывателю не требуется контролировать линию WRITE*, поскольку в него никогда не записываются никакие данные. Исполнителям требуется контролировать линию WRITE*, чтобы они могли отличать циклы считывания от циклов записи.

Прерыватель помещает на шину информацию статуса/идентификации и отвечает сигналом DTACK*, даже если линии LWORD*, DS1* и DS0* требуют от прерывателя информацию статуса/идентификации, разрядность которой больше, чем он может обеспечить. Например, обработчик прерываний может установить низким LWORD* и оба сигнала DS0* и DSI4, показывая, что он намерен считать 32 ра зряда информации статуса/идентификации с линий D00—D3I; однако прерыва-

97

5-3-1*44

Страница 108

ГОСТ Р МЭК 821-2000

теяь D08(0) ответит восьмиразрядной информацией статуса/идентификации полициям D00— D07. В противоположность этому, если исполнитель не может обеспечить запрашиваемую разрядность данных, он либо отвечает сигналом BERR4, либо не отвечает совсем, приводя в результате к формированию тайм-аута шины.

Замечание 4.4. Когда прерыватель помещает информацию статуса/ идентификации на шину данных, любые невозбуждаемые линии данных считываются обработчиком прерываний как линии, на которых удерживается высокий уровень из-за оконечных нагрузок шины. Например, если обработчик прерываний D16 инициирует двухбайтовый цикл подтверждения прерывания, прерыватель 1)08(0) поместит восьмиразрядную информацию статуса/идентификации на линии D00—D07. Старшие восемь разрядов, считанные обработчиком прерываний с линий D08—D15, будут представлять собой единицы (высокий уровень), поскольку эти линии не возбуждаются прерывателем 008(0).

Правило 4.4. Прежде чем ответить на цикл подтверждения прерывания, прерыватель ДОЛЖЕН ПРОВЕРИТЬ выполнение следующих обязательных условий:

-    условие 1— имеется необработанный зап/юс прерывания;

-    условие 2— уровень того запроса соответствует у ровню у ка зываемому на линиях А01—А03;

-    условие J?— разрядность запрашиваемой информации статуса/идентификации равна или больше разрядности данных, которыми он может ответить;

-    условие 4 — он приня/ отрицательный перепад на свой вход цепочки /АСKIN*.

Ест какое-либо из этих четырех условий не соблюдается, прерыватель НЕ ДОЛЖЕН ОТ ВЕЧА ТЬ на данный цикл подтверждения прерывания. Если условие 4 соблюдено, а одно из условий I, 2 или 3 — нет, то прерыватель ДОЛЖЕН ПРОПУСКАТЬ отрицательный перепад сигнала I AC KIN* к следующему прерывателю по цепочке.

Схема взаимодействия прерывателя с магистралью VME показана на рисунке 4.6. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке пунктиром, приведены в таблице 4.2.

Произкнило обращен»» к регистру

Прерыватель

Интерфейсная логоса объединительной платы

(см. примечание)

—г

С

<

<

<

i 1

—г

i

1 1

1

1

1 1

1

1

1 1

1

1

1 со *

1

1

o' т

V |

fei

*!

51 _il $1 <1 5| Si

§'

1

о

i °i

1

1

I 1 1 1

1

1

1

1

I 1

1

1

1 Т

т

i

-L

Шика пересыпки данных

Шина арбитража

Шина прморитетныж прерываний

Служебная шика

П р и м с ч а н и с — Этот входной сигнал присутствует только у прерывателей RORA.

Рисунок 4.6 — Схема взаимодействия прерывателя с магистралью VME

%


Страница 109

ГОСТ РМЭК 821—-2000

Таблица 4.2 — Прерыватели. Правила и разрешении для вшбужлении и контроля сигнальных линий, отмеченных на рисунке 4.6 пунктиром

Тин iipcpuBaic.'in

Приимла н разрешении

008(0)

ДОЛЖЕН ВОЗБУЖДАТЬ линии 000-D07

НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ низкие уровни сигналов на линиях DOS—1)3!

МОЖЕТ контролировать или МОЖЕТ НЕ контролировать линии LWORD* или OS1*

DI6

ДОЛЖЕН КОН ТРОЛИРОВА ТЬ линию DSI*

ДОЛЖЕН ВОЗБУЖДА ТЬ линии IMHU-DIS

НЕ ДОЛЖЕН УСТАНАВЛИВА ТЬ низкие уровни сигналов на линиях DI6—D31 МОЖЕТ контролировать или МОЖЕТ НЕ контролировать линию LWORD*

D32

ДОЛЖЕН КОНТРОЛИРОВАТЬ линии DSI* и L WORD * ДОЛЖЕН ВОЗБУЖДАТЬ линии D00-DJI

ВСЕ

МОГУТ контролировать или МОГУТ НЕ контролировать линии WRITE* и IACK* МОГУТ возбуждать или МОГУТ НЕ возбуждать линию BERR*

Г1 р и м с ч а н и е — Мнемонические обозначения 008(0). DI6 и 032 применительно к прерывателю определены в таблице 4.5.

4.3.3 Формирователь цепочки лодтперждения прерывания Формирователь цепочки подтверждения прерывания является еше одним функциональным блоком, который взаимодействует с обработчиками прерываний и прерывателями для координации обслуживания прерываний. Он формирует отрицательный перепад сигнала в цепочке подтверждения прерывания всякий раз, когда обработчик прерываний инициирует цикл подтверждения прерывания.

Схема взаимодействия формирователя цепочки прерывания с магистралью VME приведена на рисунке 4.7.

Яюрмиромгпгь ПОПМОНПНЙЦЩММНМ ЧВПОИШЦ1ЦМДД—1 примниI

ИтцфвАсмипюпев обкмипмънай тггм

<

<

<

<


>

>


Ши* пдосыгии донних

ИЬвЧщЛггт***

Гфифлфмл пр«рыи»мй

Слуяа&ая алм


Рисунок 4.7 — Схема взаимодействия ()>ормироватсля цепочки подтверждения прерывания с магистралью VME

99

Страница 110

ГОСТ Р МЭК 821-2000

4.3.4 Возможности обработки прерываний

Обработчики прерываний могут быть спроектированы для обработки запросов прерывания, принимаемых ими полициям запросов от одной до семи. В таблице 4.3 показано, как используется мнемоническое обозначение 1Н( ) (Interrupt Handler — обработчик прерываний) для описания возможностей обработки прерываний обработчиками прерываний.

Таблица 4.3 — Использование мнемонического обозначения IH ( ) для описания возможностей обработки прерываний

М немо и и чес-кос обозначение

Функцио

нальный

блок

Смыслопое содержание

1Н(х—у) 1Н(х)

Обработчик

прерываний

Обработчик

прерываний

Может формировать циклы подтверждения прерывания в ответ на запросы прерывания по линиям IRQx*—IRQy*

Может формировать циклы подтверждения прерывания в ответ на запросы прерывания по линиям IRQx*

4.3.5 Возможности запроса прерывания

Прерыватели могут быть спроектированы так, чтобы формировать запросы прерывания по любой из семи линий запроса прерывания. В таблице 4.4 показано, как используется мнемоническое обозначение 1() (Interrupter — прерыватель) для описания возможностей прерывателей по формированию запросов прерывания.

Таблица 4.4 — Использование мнемонического обозначении 1( ) для описания возможностей формирования запроса прерывания

Мнемоническое обозначение

Функцио

нальный

блок

Смысловое соле ржание

1(х)

Обработчик

прерываний

Может формировать запрос прерывания по линии IRQx'

4.3.6 Возможности пересылки информации статус а/и дент и-ф и к а и и и

Имеются три варианта функциональных возможностей пересылки информации статуса/идентн-фикапии: D08(0), DI6 и D32. В таблице 4.5 показано, как эти мнемонические обозначения используются для описания возможностей обработчиков прерываний и прерывателей по пересылке информации сгатуеа/иденгификацин.

Таблица 4.5 — Мнемонические обозначения для описания возможностей по пересылке информации сгатлса/идснтификаиии

М немом ичес-кое обозначение

Функцио

нальный

блок

С.чыслопое содержание

008(0)

Прерыватель

Отвечает на 8-, 16- и 32-разрядныс циклы подтверждения прерывания, предоставляя 8-разрядную информацию статуса/идентификации на линии D00-D07

Обработчик

прерываний

Формирует 8-разрядные циклы подтверждения прерывания в ответ на запросы по линии (линиям) запроса прерывания и считывает информацию статуса/идентификации с линий DOO—D07

016

Прерыватель

Отвечает на 16- и 32-разрядныс никлы подтверждения прерывания, предоставляя 16-разрядную информацию статуса/идентификации на линии 000-015

100

Страница 111

ГОСТ РМЭК 821—-2000

Окончание таблицы 4.S

Мнемоническое Ымми,1 ченке

Функцио

нальный

блок

Сымслопое сояержапш:

032

Обработчик

прерываний

Прерыватель

Обработчик

прерываний

Формирует 16-разрялные циклы подтверждении прерывания в ответ на запросы по линии (линиям) запроса прерывания и считывает 16-разряд-ную информацию статуса/идентификашш с линий DOO— 015

Отвечает на 32-разрядные циклы подтверждения прерывания, предоставляя 32-разрядную информацию статуса/идет ификашш на линии D00—D3I

Формирует 32-разрядные никлы подтверждения прерывания в ответ на запросы полинии (линиям) запроса прерывания и считывает 32-разряд-ную информацию статуса/идентификации с линий 000—031

4.3.7 Возможность снятия запросов прерываний Многие широко используемые периферийные интегральные схемы формируют запросы прерывания. К сожалению, не существует стандартного метода, определяющего, когда этим интегральным схемам необходимо снять свои запросы прерывания с шины. Обычно используются три следующих метода:

-метод 1, когда соответствующий процессор обнаруживает запрос прерывания от периферийного устройства, он вызывает подпрограмму обслуживания прерывания и считывает содержимое статусного регистра этого устройства; периферийное устройство интерпретирует этот цикл считывания своего статусного регистра как указание снять запрос прерывания;

-метод 2, когда соответствующий проиессор обнаруживает запрос прерывания от периферийного устройства, он вызывает подпрограмму обслуживания прерывания и осуществляет запись в управляющий регистр этого устройства; периферийное устройство интерпретирует этот цикл записи как указание снять запрос прерывания;

-метод 3, когда соогиетствуюший проиессор обнаруживает запрос прерывания от периферийного устройства, он считывает информацию статуса/идентификации из этого устройства; периферийное устройство шгтерпретируст этот цикл считывания как указание снять запрос прерывания.

Прерыватели, которые используют методы 1 и 2, называются в настоящем стандарте прерывателями типа RORA (Release On Register Access — снимающими запрос прерывания при обращении к регистру), а прерыватели, используюшне метод 3, — прерывателями типа ROAK (Release On Acknowledge — снимающими запрос при подтверждении прерывания). На рисунке 4.8 показано, как прерыватель ROAK освобождает свою линию запроса прерывания, когда обработчик прерываний считывает его информацию статуса/илентификаиии. и как прерыватель RORA снимает свой запрос прерывания при обращении к управляющему или статусному регистру.

Замечание 4.5. Исполнитель, обеспечивающий обращение к управляющему или статусному рег истру прерывателя, обычно находится на том же модуле, что и прерыватель, и формирует внутримо-дульный сигнал прерывателю, когда закончит обращение к регистру.

Правило 4.5. Прерыватель RORA НЕ ДОЛЖЕН ОСВОБОЖДА ТЬ свою линию запроса прерывания до тех пор. пока не обнаружит отрицательный пе/>епад DSA * <ю время цикла обращения к регистру, и ДОЛЖЕН ОСВОБОЖДАТЬ any линию запроса прерывания в течение 2.икс после установки последнего строба данных высоким в конце цик.ш обращения к регистру.

Правило 4.6. Прерыватель ROAK НЕ ДОЛЖЕН ОСВОБОЖДАТЬ свою линию запроса прерывания до тех пор. пока не обнаружит отрицательный перепад на линии l)SA * во время цикла подтверждения прерывания, подтверждающего его прерывание, и ДОЛЖЕН ОСВОБОЖДАТЬ эту линию запроса нарывания в течение 5(Ю не после установки высоким последнего строба данных в конце циню считывания иш{юрмации статуса/идентификации.

Правим, 4.7. Прерыватели ROM и ROAK ДОЛЖНЫ ПРЕДОСТАВЛЯТЬ информацию статуса/идентификации во время циша подтверждения прерывания, который бш иницииреммн в ответ на их запрос прерывания.

Страница 112

ГОСТ Р МЭК 821-2000

ФМв2

еттэ (

Прерыиггапь

да

оботри BUM

Обработчик пр*рь*-вений еншъ а«гт информацию стетуса^двтиф^ нации огпрорьшгопя

Иокиаматаа подпрограмма оВвщииапибиина

Л|жям1фоая

“Л

« V

L

грорьмнкн

Пврьфикталь ROAK (освобождения три падтайрздании прерывания)

Пдовошто

обращайте

слгуджя*^

управляющие

pwwcrpjr


Лмимрхм

WWH


ПрярьввШЫЮКА (оскСскршт при обрвцмни крвпадт»)

Рисунок 4.8 — Освобождение линий запроса прерывания прерынагслями типов ROAK и RORA

Правило 4.8. После того как обработчик прерываний инициирован цикл подтверждения прерывания и считал информацию статуса/идентификации из /укрывателя RORA, он ДОЛЖЕН ИГНОРИРОВАТЬ низкий уровень сигнала на линии запроса прерывания в течение 2 мкс после установки истинным его внутримодулыюго сигзша «ПРОИЗОШЛО ОБРАЩЕНИЕ К РЕГИСТРУ

Замечание 4.6. Правило 4.8 предотвращает ложную интерпретацию обработчиком прерываний сигнала низкого уровня на линии запроса прерывания как нового запроса на этой линии.

Замечание 4.7. Задатчик, осуществляющий обращение к управляющему или статусному регистру прерывателя, обычно находится на том же модуле, что и обработчик прерываний, и форхшрует внут-рнмодульный сигнал обработчику прерываний, когда закончит обращение к регистру.

Разрешение 4.2. Если предусмотрена процедура, позволяющая задатчику сигнализировать обработчику прерываний об обращении к управляющему или статусному регистрам прерывателя, то задатчик и обработчик прерываний МОГУТ быть расположены в разных модулях.

В таблице 4.6 показано, как мнемонические обозначения RORA и ROAK используются для описания прерывателей.

Таблица 4.6 — Мнемонические обозначения для описания возможностей освобождения линии запроса прерывания

Мнемоническое обо >11 л -чение

Ф VIIKUIIO’ НД.1М1ЫЙ

блои

Смыс.юпае содержание

ROKA

ка\к

Прерыватель

Прерыватель

Освобождает свою линию запроса прерывания, когда какой-либо задатчик обращается к его внутримодульному статусному или управляющему регистру

Освобождает свою линию запроса прерывания, когда считывается сю информация статуса/идентификации во время цикла подтверждения прерывания

102

Страница 113

ГОСТ РМЭК 821—-2000

4.3.8 Взаимодействие между функциональными блоками шины приоритетных прерываний

Ниже рассмотрены несколько внутримодульных сигналов, описывающих взаимодействие между функциональными блоками прерывателей, обработчиков прерываний и другой внутримодульной логикой. Эти сигналы приведены исключительно для того, чтобы проиллюстрировать, какая информация передается между функциональными блоками, а не для описания их конструкции.

Разрешение 4.3. Модули МОГУТ был» спроектированы с внутримодульнымн сигналами, отличающимися от рассматриваемых в последующем описании.

На рисунке 4.4 показано, как последовательная приоритетная цепочка IACKIN VIACKOUT* проходит через типичную конфигурацию модулей на магистрали VME.

Линия 1АСК* проходит по всей длине объединительной платы и может возбуждаться любым обработчиком прерываний, который управляет шиной пересылки данных. Объединительная плата соединяет линию IACK* с ко1ггактом IACKIN4 гнезда 1. Формирователь цепочки подтверждения прерывания располагается в гнезде I и контролирует уровень сигнала на линии IACKIN* гнезда 1.

Когда обработчик прерываний устанавливает 1АСК* (и IACK1N* гнезда I) низким, а затем устанавливает низким DSA*. формирователь цепочки подтверждения прерывания формирует отрицательный перепад сигнала на своем контакте IACKOUT*. Этот контакт соединен с контактом IACKIN* гнезда 2. Перемычка на модуле в гнезде 2 направляет отрицательный перепад с контакта IACKIN* на контакт IACKOUT* и через объединительную азату — на контакт IACKIN* модуля в гнезде 3. Прерыватель в гнезде 3 не имеет ждущего обработки запроса прерывания, поэтому он передает отрицательный перепад дальше паевой контакт IACKOUT*. После этого прерыватель в гнезде 4 обнаруживает этот отрицательный перепад на своей линии IACKIN* и отвечает размещением своей информации статуса/идентификации на шину данных с последующей установкой DTACK4 низким.

Разрешение 4.4. Прерыватель МОЖЕТ быть расположен на модуле системного контроллера, установленном в гнедде I. вместе с формирователем цепочки подтверждения прерывания. На рисунке 4.9 показано, как могут был, соединены эти два функциональных блока.

Разрешение 4.5. 13 модуле МОЖЕТ находиться более чем один прерыватель. На рисунке 4.10 показано, как это можно сделать.


ЮЗ


Модуль системного контроллера Гнездо 1

Рисунок 4.9 — Формирователь цепочки подтверждения прерывания и прерыватель в одном и том же модуле

Страница 114

ГОСТ Р МЭИ 821-2000

Рисунок 4.10 — Два прерывателя в одном и том же модуле

Замечание 4.8. В некоторых случаях разработчики модулей могут не знать, будет ли модуль, который они проектируют, установлен в гнезде I или в каком-либо другом гнезде системы магистрали VME.

Рекомендация 4.1. Если какой-либо модуль содержит как формирователь цепочки подтверждения прерывания, так и прерыватель, и этот модуль может быть установлен или не установлен в гнезде 1, рекомендуется проектировать его, как показано на рисунке 4.9.

Разрешение 4.6. В системе магистрали VME МОЖЕТ быть установлено несколько модулей, содержащих формирователи цепочки подтверждения прерывания.

4.4 Типичные примеры работы

Типичная последовательность прерывания подразделяется на следующие три фазы:

-    фаза 1 — фаза запроса прерывания;

-    фаза 2 — фаза подтверждения прерывания;

-    фаза 3 — фаза обслуживания прерывания.

На рисунке 4.11 показана временная последовательность этих трех фаз.

ОСрвСотчик вдьввтнпелучмт угу ниш шиной

IRQX*

уагжноагмн

пероСьа км денных

Обработчик пр*римний шянчяиигт считывал но прорыветогай


Э*прОС

ЦИр-ИИ

«ии>1)


ОвСпужжвйнИ» прерывен ИЯ (фетаЭ)


фврЫМММ

(Фвэн2)


Рисунок 4.11 — Три фазы последовательности обработки прерывания

104

Страница 115

ГОСТ РМЭК 821-2000

Фаза 1 начинается, когда прерыватель устанавливает на линии запроса прерывания низкий уровень сигнала, и заканчивается, когда обработчик прерываний получает управление шиной пересылки данных. Во время фазы 2 обработчик прерываний использует шину пересылки данных для считывания информации статуса/идентификации прерывателя. Во время фазы 3 исполняется программа обслуживания прерывания, которая может включать или не включать пересылки данных по магистрали.

Протокап подсистемы прерывания описывает требуемое взаимодействие между модулями во время фаз I и 2. Любые пересылки данных, которые происходят во время фазы 3. подчиняются протоколу шины пересылки данных, описанному в разделе 2.

4.4.1    Работа с одним обработчиком прерываний

В системах прерывания с одним обработчиком все семь линий запроса прерывания контролируются одним обработчиком прерывании. Эти линии распределены по приоритету таким образом, что 1RQ7* имеет наивысший приоритет, a 1RQI4 — низший. Когда обработчик прерываний обнаруживает запросы одновременно на двух линиях, он подтверждает сначала запрос прерывания с более высоким приоритетом.

4.4.2    Работа распределенных систем прерывания

Распределенные системы прерывания содержат от двух до семи обработчиков прерываний. Ятя

ясности дальнейшее описание распределенных систем прерываний подрахтелено на две части:

-    распределенные системы прерывания с семью обработчиками прерываний:

-    распределенные системы прерывания с двумя-шестъю обработчиками прерываний.

4.4.2.1    Распределенные системы прерывания с семью обработчиками прерываний

В распределенных системах прерывания с семью обработчиками прерываний каждая нзлнний запроса прерывания контролируется отдельным обработчиком прерываний. Каждый обработчик прерываний получает управление шиной пересылки данных прежде, чем считает информацию статуса/ идентификации от прерывателя, который устанавливает запрос на его линии запроса прерывания.

Замечание 4.9. Не существует определенной взаимосвязи между линией запроса прерывания, обслуживаемой обработчиком прерываний, и линией запроса шины, используемой его внутримодуль-ным запросчиком. Например, обработчик прерываний, который обслуживает линию IRQ74, может иметь запросчик, использующий линию BR04, а обработчик прерываний, обслуживающий линию 1RQ14, может иметь запросчик, использующий линию BR34. Из сказанного ясно, что между линиями, обслуживаемыми различными обработчиками прерываний, никаких приоритетов прерываний не подразумевается.

На рисунке 4.12 показана распределенная система прерывания, в которой обработчик прерываний А контролирует линию IRQ24 и связан с внутри модульным запросчиком, который запрашивает шину пересылки данных полиции BR24. Обработчик прерываний В контролирует линию IRQ5* и связан с внутри модульным запросчиком, который запрашивает шину пересылки данных полиции ВЯЗ*.Два прерывателя одновременно устанавливают низкими IRQ24 и 1RQ5\ и два обработчика прерываний заставляют свои внутримодульные запросчики одновременно установить низкими BR24 и BR3*. В рассматриваемом примере используется приоритетный арбитраж, и, поскольку оба сигнала запроса шины устанаативаются низкими одновременно, арбитр сначала предоставляет управление шиной пересылки данных запросчику обработчика прерываний В. а обработчик прерываний А ждет, пока обработчик прерываний В не закончит использование шины пересылки данных.

Замечание 4.10. Если используется круговой арбитраж, шина пересылки данных может быть предоставлена в первую очередь любому из обработчиков прерываний, показанных на рисунке 4.12.

4.4.2.2    Распределенные системы прерывания с двумя—шестью обработчиками

Можно сконфигурировать также распределенную систему прерывания, в которой две (или больше) линии запроса прерывания контролируются одним обработчиком прерываний. На рисунке 4.13 показана система, сконфигурированная с использованием двух обработчиков прерываний. Обработчик прерываний А контролирует линии IRQIе—1RQ44, а обработчик прерываний В — линии 1RQ541—IRQ74. В рассматриваемом случае линии lRQl*—1RQ44 распределены по приоритетам, причем 1RQ44 обладает наивысшим приоритетом для обработчика прерываний А. Линии IRQ5*—IRQ7* также распределены по приоритетам, и IRQ7* обладает наивысшим приоритетом для обработчика прерываний В. Однако вопрос о первоочередности предоставчения шины пересылки данных какому-либо из обработчиков прерываний решается в процессе арбитража.

4.4.3 Типичный пример работы системы прерывания с одним обработчиком

105

Страница 116

Рисунок 4.12 — Два обработчика прерываний, каждый и:» которых контролирует одну линию запроса прерывания

Модуль НИ    Модуль    М2

Рисунок 4.13 — Два обработчика прерываний, каждый из которых контролирует несколько линий запроса прерывания

На рисунке 4.14 показан алгоритм работы системы прерывания с одним обработчиком прерываний, который контролирует и распределяет по приоритетам все семь линий запроса прерывания. В начале алгоритма задатчик, запросчику которого была предоставлена шина пересылки данных по запрету линии BR2\ использует шину для пересылки данных. Прерыватель в гнезде 4 запрашивает прерывание установкой низким IRQ4*. Когда обработчик прерываний обнаруживает низкий уровень 1RQ4*, он устанавливает истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* для своего внутри -


106

Страница 117

ГОСТ РМЭК 821—-2000

модульного запросчика, показывая, что ему требуегся шипа. Этот запросчик устанавливает затем низким BR3*. После обнаружения запроса шины арбитр устанавливает низким BCLR", показывая, что шина пересылки данных требуется запросчику более высокого приоритета (предполагается, что в рассматриваемом примере используется арбитр PRI). Когда задатчик А обнаруживает низкий уровень на линии BCLR", он останавливает пересылку данных и позволяет своему запросчику уступить управление шиной пересылки данных, освободив линию BBSY* переводом сигнала на ней в высокое состояние.

Расположены в гнезде 3


Расположены в гнезде 1


ЗАДАТЧИК А


ЗАПРОСЧИК А


ЗАПРОСЧИК В


Расположен в гнезде 4 ПРЕРЫВАТЕЛЬ I (4)


ОБРАБОТЧИК ПРЕРЫВАНИЙ Ш (1-7)


АРБИТР И ФОРМИРОВАТЕЛЬ ЦЕПОЧКИ


Установить Использует шипу Установить 1RQ4* низким пересылки дан- ВВБУ*низким ныхдля пересылки

Обнаружить низкий уровень BCLR* Остановить перемещение данных Установит!, ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА»

J_

См. лист 2

Рисунок 4.14, лист I — Алгоритм работы системы прерывания с одним обработчиком


Обнаружить низкий уровень IRQ4* Установить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА-

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* Установить BR3*

низким

-1

Обнаружить низкий уровень BR34 Установить BCLR* низким

_I


107

Страница 118

ГОСТ Р МЭК 821-2000

Расположен в

Расположены в гнезде 3

Расположены в гнезде I

гнезде 4 ПРЕРЫВАТЕЛЬ 1 (4)

ЗАДАТЧИК А

ЗАПРОСЧИК А

ОБРАБОТЧИК ЗАПРОС-ПРЕРЫВАНИЙ ЧИК В IH (1—7)

АРБИТР И ФОРМИРОВАТЕЛЬ ЦЕПОЧКИ

Обнаружить ложным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* Освободить BBSY*

Обнаружить высокий уровень BBSY*

Установить BG3IN* низким

Обнаружтъ низкий уровень BG3IN*

Установить низким BBSY* Установить истинным сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕ-НА ШИНА»

Обнаружить истинный уровень сигнала «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА*

Поместить трехразрядный код на линии А01— А03 Установить 1АСК* низким

Установить AS* низким

Установить низкими строб (стробы) данных

См. лист 3

Рисунок 4.14, лист 2

Страница 119

ГОСТ РМЭК 821—-2000

Расположены в гнезде 3

ЗАДАТЧИК А ЗАПРОСЧИК А

Расположен в гнезде 4 ПРЕРЫВАТЕЛЕ 1 (4)

Расположены а гнезде 1

ОБРАБОТЧИК    ЗАПРОС-    АРБИТР    И

ПРЕРЫВАНИЙ ЧИК В ФОРМИРОВА-IH (1-7)    шш

ЦЕПОЧКИ


Обнаружить низкими IACK* и DSA*

Устаиошггь IACKOUT* низким

|    Рас пространен не сигнала по цепочке lACKIN*/IACKOUT*

Обнаружить низкий уровень IACKIN*

Проверить трехразрядный код на A0I-A03 Обнаружить низкими стробы данных

Поместить информацию стату-са/идентфикании на шину данных Установить DTACK4 низким

Обнаружить низкий уровень DTACK4

Считать информацию статуса/идентификации Инициировать исполнение последовательности обслуживания прерывания

Рисунок 4.14. лист 3

Замечание 4.11. Активному задатчику не требуется уступать шину пересылки данных в течение какого-то определенного времени, однако быстрый ответ на сигнал BCLR* позволяет быстрее обслужить прерывание.

Когда арбитр обнаруживает BBSY* высоким, он предоставляет шину пересылки данных запросчику В. который информирует свой обработчик прерываний, что шина находится в его распоряжении (см. рисунок 2.26). После этого обработчик прерываний помешает трехразрядный кол на адресных линиях АО 1 —АОЗ. чтобы показать, что он подтверждает запрос прерывания по линии 1RQ4* (см. таблицу 4.7), и устанавливает 1АСК* низким, чтобы показать, что он подтверждает прерывание, а

109

Страница 120

ГОСТ Р МЭК 821-2000

также устанавливает низким AS4. Низкий уровень IACK* поступает по сигнальному проводнику на объединительной плате на контакт IACK1N* гнезда 1 и заставляет формирователь цепочки подтверждения прерывания сформировать отрицательный перепад, распространяющийся по иепочке 1ACKIN71ACKOUT*.

Когда прерыватель обнаруживает отрицательный перепад на своем входе IACKIN*, он проверяет уровни сиг налов на линиях А01—А03 на соответствие линии запроса прерывания, которую он установил низкой. Поскольку трехразрядный код соответствует номеру линии, на которой он установил свой запрос прерывания, прерывателыюмещает свою информацию статуса/идентификации на шину данных и устанавливает DTACK* низким после обнаружения строба (стробов) данных низкими. Когда обработчик прерываний обнаружит DTACK* низким, он считывает информацию матуса/идентификации и инициирует исполнение соответствующей программы обработки прерывания.

Таблица 4.7 — Трехразрядный код подтверждения прерывания

Полесржиаемая линия запроса прерыватели

Использование адресных линий ляя широковещательной передачи ipexpaspiuiiow кала палвержлення прерывания

ЛОЗ

А02

АО 1

IRQI*

L

L

н

IRQ2*

L

Н

L

1RQ3*

L

н

И

1RQ4*

II

L

L

IRQ5*

Н

L

Н

IRQ6*

Н

Н

L

IRQ7*

Н

Н

Н

И — высокий уровень. L — низкий уровень

4.4.4 Пример назначения приоритетов двум прерываниям в распределенной системе прерывания

На рисунке 4.15 показан алгоритм работы распределенной системы прерывания с двумя обработчиками прерываний. Обработчик прерываний А контролирует линии 1RQ1* — IRQ4*, обработчик прерываний В контролирует линии IRQ5* — 1RQ7". В качестве источника прерывания наивысшего приоритета обработчик прерываний А рассматривает IRQ4*, а обработчик прерываний В — 1RQ7*. В начале алгоритма прерыватель С устанавливает низким 1RQ3*, а прерыватель D устанавливает низким IRQ6V Оба обработчика прерываний обнаруживают низкие уровни сигналов на своих соответствующих линиях запроса прерывания и оба одновременно сигнализируют своим внутрнмодульным запросчикам, что им требуется шина пересылки данных. Оба запросчика устанавливают низким BR3*. После обнаружения BR3* низким арбитр шины устанавливает низким BG31N* в гнезде I. Этот отрицательный перепад распросграняется по цепочке BG3INVBG30UT*, пока не будет обнаружен запросчиком В в гнезде 4. Этот запросчик сигнализирует затем своему внутрнмо-дульному обработчику прерываний В. что шина пересылки данных находится в его распоряжении. После этого обработчик прерываний В считывает информацию статуса/идеитификаиии из прерывателя D.

ПО

Страница 121

ГОСТ РМЭК 821—-2000

Расположены в гнезде 5

Расположены в гнезде 4

Расположен

Расположен

Расположен в

в гнезде 3

в гнезде 2

гнезде 1

Обработчик Запросчик А

Обработчик Запросчик В

Прерыватель

Прерыватель

Арбитр

прерываний А

прерываний В

С

D

IH (1—4)

IH (5-7)

Установить    Установить

IRQ3* низким 1RQ6* низким Установить сиг- Установить сигнал «УСТРОЙ- нал «УСТРОЙСТВУ ТРЕБУ- СТВУ ТРЕБУЕТСЯ ШИНА* ЕТСЯ ШИНА* истинным    истинных»

Обнаружить низкий уровень IRQ34 Установить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*


Обнаружить низкий уровень IKQ6* Установить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА*


Обнаружить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* Установить В КЗ* низким


Обнаружить истинным сигнал «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* Установить BR3* низким


Обнаружить низким BR3* У станов! лгъ BG3IN- низким

Распространение сигнала предоставления шины по цепочке

См. лист 2

Рисунок 4.15. лист I — Алгоритм работы распределенной системы прерывания с двумя обработчиками прерывании

111

Страница 122

ГОСТ Р МЭК 821-2000

Расположены в гнезде 5

Расположены в гнезде 4

Расположен

Расположен

Расположен в

в гнезде 3

в гнезде 2

гнезде 1

Обработчик Запросчик А

Обработчик Запросчик В

Прерыватель

Прерыватель

Арбитр

прерываний А

прерываний В

С

D

IH < I—4)

IH (5-7)

Обнаружть низким BG3IN* Установить BBSY* низким Установить истинным сигнал «УСТРОЙСТВУ П РЕ ДОСТАВЛЕНА ШИНА»

Обнаружить истинным сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА»

и т. д.

Рисунок 4.15, лист 2

4.5 Условия возникновения гонок

Предположим, что имеются два прерывателя: А и В. Прерыватель В, расположенный дальше по иепочке подтверждения прерывания, запрашивает прерывание. После того, как соответствующему обработчику прерываний будет предоставлена шина, он подтверждает этот запрос прерывания, устанавливая низким 1АСК*. В результате отрицательный перепад по цепочке подтверждения прерывания достигает прерывателя А как раз к моменту, когда он близок к установлению низкого уровня на своей собственной линии запроса прерывания. Если прерыватель А спроектирован неправильно, он может в этой ситуации установить на короткое время низким свой lACKOUT*, а затем снова высоким. приводя к возникновению отрицательного импульса в цепочке подтверждения прерывания.

Правило 4.49. Прерыватели ДОЛЖНЫ БЫТЬ СПРОЕКТИРОВАНЫ такам образом, чтобы истю-чить возможность ноятения кратковременных отрицательны-^ импульсов на их линии lACKOUT*.

Замечание 4.50. Если прерыватель спроектирован таким образом, что он фиксирует состояние внугримодульного сигнала запроса прерывания по отрицательному перепаду сигнала на своей линии IACKIN", и если внутрнмодульный сигнал находится в состоянии перехода, когда возникает указанный отрицательный перепад, то сигналы на выходах фиксатора в течение короткого времени будут в некоторых случаях генерировать либо оставаться в пороговой области между высоким и низким уровнями. Поэтому на прерыватель не накладывается никаких временных ограничений по передаче дальше сигнала подтверждения прерывания. Прерывателю только запрещено генерировать отрицательные импульсы на своей линии IACKOUT4, которые могли бы быть интерпретированы как подтверждение прерывателем, расположенным дальше по цепочке. В приложении D приведена примерная схема логики последовательной цепочки подтверждения прерывания.

Разрешение 4.11. Если прерыватель близок к тому, чтобы установить низким уровень сигнала на линии запроса прерывания между моментом времени, когда он принимает подтверждение прерывания. предназначенное для другого прерывателя, и моментом, когда он пропустит это подтверждение прерывания дальше, он МОЖЕТ рассматривал» это подтверждение прерывания как свое собственное. В этом случае другой прерыватель продолжает удерживать свой запрос прерывания до тех пор, пока не будет сформировано еще одно подтверждение прерывания.

112

Страница 123

ГОСТ Р МЭК 821-2000

4.6 Правила н замечания по временнйм соотношениям сигналов шины приоритетных прерываний

В данном подразделе приведены правила и замечания по временным соотношениям, которые определяют поведение обработчиков прерываний, прерывателей и формирователей цепочки подтверждения прерывания во время выбора отвечающего прерывателя, то есть прерывателя, который должен представить свою информацию статуса/идентификации в ответ на цикл подтверждения прерывания. Эта информация по временном соотношениям приведена в виде рисунков и таблиц.

Цикл подтверждения прерывания начинается с выбора отвечающего прерывателя. Эта часть цикла называется фазой выбора прерывателя. Как только прерыватель ответит, обработчик прерываний считывает его информацию статуса/идешгификации. Эта часть никла называется фазой пересылки информации статуса/идентификации.

Когда обработчик прерываний инициирует цикл подтверждения прерывания, между ним и прерывателем. для которого формируется подтверждение, могут быть прерыватели, которые либо не имеют ожидающего обработки запроса прерывания, либо имеют ожидающий обработки запрос прерывания, но на линии запроса прерывания, отличной от той. для которой формируется данное подтверждение.

Хотя эти прерыватели не отвечают информацией статуса/идентификации, они участвуют в цикле подтверждения прерывания, пропуская отрицательный перепад сигнала подтверждения со своей линии LACKIN' на свою линию lACKOUT*. Поэтому такие прерыватели называются участвующими прерывателями.

Первый прерыватель в цепочке, который имеет ожидающий обработки запрос на той линии запроса прерывания, которая подтверждается, отвечает информацией статуса/идентификации. Поэтому он называется отвечающим прерывателем.

Все другие прерыватели называются неучаствующими прерывателями.

Таблица 4.8 содержит перечень временных диаграмм, которые определяют работу обработчика прерываний и прерывателя.

Таблица 4.9 содержит перечень временнйх диаграмм, которые определяют работу формирователя цепочки подтверждения прерывания.

Таблица 4.10 содержит перечень временнйх диаграмм, которые определяют работу участвующего прерывателя.

Таблица 4. И содержит перечень временнйх диаграмм, которые определяют работу отвечающего прерывателя.

Таблица 4.12 содержит определения мнемонических обозначений, используемых в таблицах 4.13-4.15.

Таблицы 4.13—4.15 определяют использование сигнальных линий магистрали функциональными блоками шины приоритетных прерываний.

Таблицы 4.16—4.19 определяют значения параметров временнйх соотношений сигналов дня функциональных блоков шины приоритетных прерываний (ссылочные номера, используемые в таблицах 4.17—4.19, соответствуют номерам временнйх параметров в таблице 4.16).

Таблица 4.8 — Перечень временнйх диаграмм, определяющих работу обработчика прерываний и прерывателя

Номер рисунка временной диаграммы

Мнемоническое

обозначение

Тип микла

иибора

iipepueaic.ni

пересылки информации ciaryс*/ илемтификаиим

DOS(O)

Однобайтовос считывание информации стагуса/идснгификаиии

2.12.4.16

4.20

D16

Двухбайтовое считывание информации статуса/идентификации

2.12.4.16

4.21

D32

Ч етырехбай твое сч игы ванис информации статуса/идентификации

2.12.4.16

4.21

6-1-1(44

113

Страница 124

ГОСТ Р МЭК 821-2000

Т а б л и ц а 4.9 — Перечень временнйх диаграмм, определяющих работу формирователя цепочки подтверждения прерывания

Тип цикла

Номер рисунки »ременн1й аиаграмми ныбора прерывателя

Од побайтовое считывание информации статуса/идентификации Двухбайтовое считывание информации статуса/идентификации Четырехбайтовое считывание информации статуса/идентификации

4.17

4.17

4.17

Т а б л и ц a 4.10 — Перечень временнйх диаграмм, определяющих работу участвующего прерывателя

Тип цикла

Номер рисунка прсменн£й анаграммы ныбора прерывателя

Од побайтовое считывание информации статуса/идентификации Двухбайтовое считывание информации статуса/идентификации Четырехбайтовое считывание информации статуса/идснгификацин

4.18

4.18

4.18

Таблица 4.11 — Перечень временнйх диаграмм, определяющих работу отвечающего прерывателя

Номер рисунка времени1й ли.ирдмми

Мнемоническое

обозначение

Тип цикла

ныбора

прсривпими

пересылки кнфор-мании статуса/ плен inфикании

008(0)

Однобайтовое считывание информации сгатуса/11денгнфикации

4.19

4.22

016

Двухбайтовое считывание и н<|юрмаи и и стятуса/иден тифи каин и

4.19

4.23

D32

Четырехбайтовое считывание информации статуса/идентификации

4.19

4.23

Таблица 4.12 — Определение мнемонических обозначений, используемых в таблицах 4.13—4.15

Мнсмоничес-кое обочиа-чеиие

Описание

Комментарий

DLBIH

Driven Low By Interrupt Handler — усган авл и ваются обработч и ком прерываний низкими

Правило 4.10. Обработчик прерываний ДОЛЖЕН УСТАНАВЛИВАТЬ иа линиях, обозначаемых DLBIH. такие уровни сигналов

DHBIH

Driven High By Interrupt Handler— усганавл и ваются обработч и ком прерываний высокими

Правило 4.11. Обработчик прерываний ДОЛЖЕН УСТАНАВЛИВАТЬ на линиях, обозначаемых DHBH1. высокие уровни сигналов

114

Страница 125

ГОСТ РМЭК 821-2000

Окончание таблицы 4.12

Мнемоническое обо м«а» чение

Описание

Комментарий

dhbih?

Dnven High By Interrupt Handler?— устанавливаются обработчиком прерываний высокими?

Разрешение 4.7. Обработчик прерываний МОЖЕТ установить на линиях, обозначаемых dhbih?. высокие уровни сигналов

Правило 4.12. Обработчик прерываний во время цикла НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ низкие уровни сигналов на линиях, обозначаемых dhbih?

DVBI

Driven Valid By Interrupter — устанавливаются прерывателем достоверными

Правило 4.13. Прерыватель ДОЛЖЕН УСТАНАВЛИВАТЬ на линиях, обозначаемых DVBI. достоверные уровни сигналов

dhbi?

Driven High By Interrupter?— усганашшваются прерывателем высокими?

Разрешение 4.9. Прерыватель МОЖЕТ установить на линиях, обозначаемых dhbi?, высокие уровни сшналсж

Правило 4.14. Прерыватель во время цик-ia НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ низкие уровни на линиях, обозначаемых dhbi?

Таблица 4.13 — Использование линий AOl—А03 и IACK* во время ииклов Подтверждения прерывания

Пол 1ьсрж;исмлм линия иироси прсрыиания

А03

A02

AOl

IACK*

IRQ1*

DLBIH

DLBIH

DHBIH

DLBIH

1RQ2*

DLBIH

DHBIH

DLBIH

DLBIH

IRQ3*

DLBIH

DHBIH

DHBIH

DLBIH

IRQ4»

DHBIH

DLBIH

DLBIH

DLBIH

IRQ5*

DHBIH

DLBIH

DHBIH

DLBIH

IRQb*

DHBIH

DHBIH

DLBIH

DLBIH

IRQ?*

DHBIH

DHBIH

DHBIH

DLBIH

Таблица 4.14 — Использование линий DSl*, DSQ*. LWORD* и WRITE* во время ииклов подтверждения прерывания

Мнемони

ческие

обозна

чение

Тип никла

DSJ*

DSO*

LWORD*

WRITE*

DU8(0)

DI6

D32

Однобайтовый цикл подтверждения прерывания

Двухбайтовый цикл подтверждения прерывания

Четырехбайтовый цикл подтверждения прерывания

dhbih?

DLBIH

DLBIH

DLBIH

DLBIH

DLBIH

dhbih?

dhbih?

DLBIH

dhbih?

dhbih?

dhbih?

ь-1*

115

Страница 126

ГОСТ Р МЭК 821-2000

Таблица 4.15 — Использование линий данных D00—D3I для пересылки информации статуса/ идентификации

Мнемони

ческое

обозна

чение

Тип цикла

D24-D3I

DI6-D23

DOS — DIS

D00-D07

008(0)

Одно-, двух- и четырехбай-говыс циклы полтвержлення прерывания

dhbi?

dhbi?

dhbi?

OVBI

016

Двух- и четырехбайтовые циклы подтверждении прерывания

dhbi?

dhbi?

OVBI

OVBI

D32

Чстырехбайговые никлы подтверждения прерывания

DVB1

DVB1

DVB I

OVBI

Таблица 4.16 — Значения параметров временнйх соотношений для обработчиков прерываний, прерывателей и формирователей пеночки подтверждения прерывания

Значение параметра, не

Номер

Обработчик

ирерыпаний

Прермнатель

Фор»кропатель цепочки

параметра

(ем. таблицу 4.17)

(см. таблицу 4.18)

попуперждеини ирермпаиии <см. таблицу 4.19)

мин.

макс.

мни.

махе.

МНИ.

маке.

1

0

_

_

_

_

_

2

0

3

60

_

_

_

_

_

4

35

10

5

40

30

30

6

0

7

0

9

0

0

10

0

-10

11

40

30

12

35

10

13

10

20

14

0

0

16

0

0

18

0

0

19

40

30

30

20

0

0

21

0

0

23

10

0

24A

0

24B

0

25

25

26

0

0

27

-25

0

28

30

30

29

0

0

30

0

0

31

0

0

32

10

10

34

30

40

35

0

30

0

30

36

0

37

0

116

Страница 127

ГОСТ РМЭК 821-2000

Окончание таблицы 4.16

Значение параметра, не

Номер

Обработчик прерываний

Прсрмпатсль

Форм кропатель ucikinkh

параметра

(см. габлниу 4.17)

(см. таблмиу 4.18)

поятве ржле к и я преры пан и я (см. таблицу 4.19)

МИН.

макс.

UUII.

макс.

мин.

макс.

3SA

_

_

0

_

_

_

38 В

0

39

40

40

30

30

41

0

42

30

43

0

Примечании — Т-

Значение тайм-аута в микросекундах.

Таблниа 4.17 — Обработчик прерываний. Правила и замечания по временним соотношениям

Правило 4.15. При получении управления магистралью УМЕ обработчик прерываний НЕ ДОЛЖЕН ВОЗБУЖДАТЬ ни одну и,линий lACK*, A01-A0J, L WORD*, WRITE' DSO', DS1' или AS' до тех пор. пока предыдущий задатчик или обработчик прерываний не позволит сигналу на линии AS* превысить напряжение низкого уровня (см.раздел 2. рисунок 2.26)

Замечание 4.12. Предоставление магистрали запросчику обработчика прерываний описано в разделе 3

Правило 4.16. При получении управления магистралью УМЕ обработчик прерываний НЕ ДОЛЖЕН ВОЗБУЖДАТЬ ни одну из линий IACK*. А01-А0Х L WORD', WRITE*. DSO*. DSt'iuuAS' до тех пор. пока не убедится, что внутримодульный сигнал «УСТРОЙСТВУ ПРЕДОСТАВЛЕНА ШИНА» установился истинным

Замечание 4.13. Предоставление магистрали запросчику обработчика прерываний описано в разделе 3

Правило 4.17. При псыучении управления магистралью УМЕ обработчик прерываний НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ AS* низким, пока не истечет указанное время, после того как предыдущий задатчик или обработчик прерываний позволит сигналу AS* превысить напряжение низкого уровня

Замечание 4.14. Правило 4.17 гарантирует прерывателям и исполнителям соблюдение временного параметра 5. когда происходит смена управления шиной пересылки данных

Правило 4.18. Обработчик прерываний НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ AS* низким, пока /АСК* не будет выдержан низким, a LWORD* и A0I—A0J — достоверными в течение указанного минимального времени

Правило 4.19. При использовании шины пересылки данных в течение двух последовательных циклов обработчик прерываний НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ AS' низким, пока этот сигнал не будет выдержан высоким в течение указанного минимального времени

Прави.ю 4.20. Обработчик прерываний НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA* низким, пока оба сигнаю DTACK* и BERR * не установятся высокими.

117

6-2-1W4

Страница 128

ГОСТРМЭК 821-2000

Прскк)лжение таблицы 4.17

Номер параметра 1см. таблицу 4.16 )

Правили н замечания

10

Правило 4.21. Обработчик прерываний НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA* низким, пока не установит низким 45*

II

Правило 4.22. Обработчик прерываний НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA * низким, пока оба сигнала DS0* и DSI* не будут выдержаны одновременно высокими в течение указанного минимального времени

12

Правило 4.23. Обработчик прерываний НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DSA* низким, пока WRITE* не будет выдержан высоким в течение указанного минимального времени

13

Правило 4.24. Во время двух- и четырехбайтовых циклов подтверждения прерывания обработчик прерываний ДОЛЖЕН УСТАНАВЛНВА ТЬ DSB* низким в пределах указанного максимшь-ного времени с момента, когда он установит низки.» DSA *

Замечание 4.15. Времениiii параметр 13 не относится к однобитовым считываниям информации стиггуса/идс»пифи кай и и

14

Правило 4.25. Во время всех циклов подтверждения прерывания обработчик прерываний ДОЛЖЕН СОХРАНЯТЬ достоверное значение трехразрядного кода подтверждения прерывания на линиях A0J—A0J и ДОЛЖЕН УДЕ РЖ ИВА ТЬ соответствующий уровень L WORD • пока не обнаружит отрицательный перепад DTACK* или В ERR*

16

Правило 4.26. Во время всех циклов подтверждения прерывания обработчик прерываний ДОЛЖЕН УДЕРЖИВАТЬ /АСК * низким, пока не обнаружит отрицательный перепад ОТАСК* u.ju BERR *

18

Правило 4.27. Обработчик прерываний ДОЛЖЕН УДЕРЖИВАТЬ AS* низким, пока не обнаружит ОТ АС К* или BERR* низким

19

Правило 4.28. Обработчик прерываний ДОЛЖЕН УДЕРЖИВАТЬ AS* низким в течение указанного минимапмого времени

20

Правило 4.29. Установив DSA* низким, обработчик прерываний ДОЛЖЕН УДЕРЖИВАТЬ его а этом состоянии, пока не обнаружит DTACK* или В ERR* низким

21

Правило 4.30. Установив DSB* низким, обработчик прерываний ДОЛЖЕН УДЕРЖИВА ТЬ его в этом состоянии, пока не обнаружит DTACK* или В ERR ' низким

23

Правило 4.31. Установив DSA * низким, обработчик прерываний ДОЛЖЕН УДЕРЖ ИВА ТЬ WRITE* высоким в течение указанного минимального времени после того, как он установит DSB * высоким

24А

Правило 4.32. Если обработчик прерываний устанавливает /1.9' высоким, либо освобождает линию этого сигнала после того, как его запросчик освободит BBS У, он ДОЛЖЕН ОСВОБОДИТЬ линии /АСК'. A0I—A03, LWORD*, WR/ТЕ*. DS0* и DS1 * прежде, чем позволить сигналу на линии AS* превысить напряжение низкого уровня

24В

Правило 4.33. Если обработчик прерываний устанав,гивает AS* высоким, либо освобождает линию этого сигнала, прежде чем его запросчик освободит BBS У\ он ДОЛЖЕН ОСВОБОДИТЬ линии /АСК%, А0/—А03, LWORD*. WRITE*. DS0* и DSI* прежде, нем изменить значение своего сигнала «УСТРОЙСТВУ ТРЕБУЕТСЯ ШИНА* с истинного на ложное

25

Правило 4.34. Если обработчик прерываний устанавливает 4.9* высоким, либо освобождает линию этого сигнала после освобождения его запросчиком линии BBS У *, он ДОЛЖЕН ОСВОБОДИТЬ линию AS* в пределах указанного времени с момента, когда он позволит сигна.яу на этой линии превысить напряжение низкого уровня

ПК

Страница 129

ГОСТ РМЭК 821—-2000

Окончание таблицы 4.17

Номер параметр» (см. таблицу 4.16)

Правила н замечания

26

Замечание 4.16. Времени£й параметр 26 гарантирует, что шина данных не будет возбуждена. пока обработчик прерывании не установит DSA* низким

27

Замечание 4.17. Обработчику прерывания Гарантируется, что данные на шине данных будут удерживаться достоверными в пределах указанного времени с момента установки DTACK* низким. Это время не относится к циклам, в которых прерыватель устанавливает низким BERK", а не DTACK*

28

Замечание 4.18. Обработчику прерываний гарантируется, что ни DTACK*, ни BERR* не будут устано&чсны низкими до истечения указанного минимального времени с момента, когда он установит низким DSA*. Шинный таймер гарантирует обработчику прерываний, что он установит BERR* низким, если DTACK* не установится низким по истечении тайм-аута и в пределах удвоенною периода тайм-аута этого обработчика

29

Замечание 4.19. Обработчику прерываний гарантируется, что данные на шине данных будут удерживаться достоверными, пока он не установит DSA* высоким

30

'Замечание 4.20. Данный временной параметр гарантирует, что ни DTACK*. ни BERR* не установятся высокими, пока обработчик прерываний не установит высокими оба сигнала DS0* и DSI*

31

'Замечание 4.21. Обработчику прерываний гарантируется, что шина данных будет освобождена к моменту, когда DTACK* и BERR* установятся высокими

Таблица 4.1S — Прерыватель. Правила и замечания по временным соотношениям

Номер параметра (см табли* иу 4.16)

Правила м замечании

4

Замечание 4.22. Прерывателям гарантируется, что на линиях IACK*. LWORD* и А01— А03 будут удерживаться достоверные значения в течение указанного минимального времени до момента, когда они обнаружат отрицательный перепад сигнала на линии AS*

5

Замечание 4.23. Всем прерывателям гарантируется указанное минимальное время удержания высокого AS* между циклами шины пересылки данных

6

Замечание 4.24. Отвечающему прерывателю гарантируется, что ни одна из линий ООО—D3I не будет возбуждаться никаким другим функциональным блоком, пока этот отвечающий прерыватель не освободит DTACK* и BERR*

7

Замечание 4.25. Огвсчаюшсму прерывателю гарантируется, что линии DOO— D31 будут освобождены всеми другими функциональными блоками к моменту установки низким DSA*

9

'Замечание 4.26. Отвечающему прерывателю гарантируется, что ни OSO*. ни DSI* не установятся низкими до установки высокими обоих сигналов DTACK* и BERR" из предыдущею цикла

II

Замечание 4.27. Прерывателям гарантируется указанное минимальное время одновременного удержания высокими обоих сигналов DS0* и DS1* между циклами

6-2*

119

Страница 130

ГОСТРМЭК 821-2000

Продолжение таблицы 4. IS

Номер параметра (см. гибли иу 4.16)

Правила м замечания

12

Замечание 4.28. Прерывателям гарантируется, что WRITE* будет выдержан высоким в течение указанного минимального времени до моменга, когда они обнаружат отрицательный перепад DSA*

13

Замечание 4.29. Если обработчик прерываний устанавливает низкими оба сигнала DS0* и DS1*. отвечающему прерывателя» гарантируется, что DSB* установится низким в пределах указанного максимального времени, после ТОГО как это сделает DSA*. Поэтому, если DSB* не установится низким в пределах этого максимальною времени, отвечающий прерыватель предполагает, что он должен ответит ь однобайговой информацией стнгуса/мдентификаиии

14

Замечание 4.30. Отвечающему прерывателю гарантируется, что на линиях LWORD* и А01—А03 будут удерживаться достоверные уровни сигналов до тех нор, пока он не усгано-внт низким DTAC.K* или BERR* в пределах тайм-аута шины

16

Замечание 4.31. Отвечающему прерывателю гарантируется, что IAC.K* будет удерживагься низким до тех пор. пока он не установит низким DTACК’ или BERR* в пределах тайм-аута шины

18

Замечание 4.32. Отвечающему прерывателю гарантируется, что AS* булет удерживагься низким до тех пор, пока он не установит низким ОТ АС К' или BERR* в пределах тайм-аута шины

19

Замечание 4.33. Прерывателям гарантируется, что AS* будет удерживаться низким в течение указанного минимального времени

20

Замечание 4.34. Отвечающему прерывателю гарантируется, что как только DSA* установится низким, он будет удерживаться в этом состоянии до установки этим прерывателем низким DTACK* или BERR* в пределах тайм-аута шины

21

Замечание 4.35. Отвечающему прерывателю гарантируется, что как только DSB* установится низким. он будет удерживаться в этом состоянии до установки этим прерывателем низким DTACK* или BERR* в пределах тайм-аута шины

23

Замечание 4.36. Прерывателям гарантируется, что WRITE* будет удерживаться высоким, пока оба сигнала DS0* и DSI* не установятся высокими

26

Правило 4.35. Отвечающий прерыватель НЕ ДОЛЖЕН ВОЗБУЖДАТЬ ни одну из линий DOO—D3I, пока DSA* не установится низким

27

Правило 4.36. Отвечающий прерыватель НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ DTACK* низким до установления им достоверной информации статуса/идентификации на линиях данных

Замечание 4.37. Это время не относится к циклам, в которых отвечающий прерыватель устанавливает низким BERR*, а не DTACK*

28

Правило 4.37. Прежде чем установить низким DTACK* или BF.RR\ отвечающий прерыватель ДОЛЖЕН ОЖИДАТЬ в течение указанного минимального времени после установки DSA% низким

29

Правило 4.38. Установив DTACK * низким, отвечающий прерыватель НЕ ДОЛЖЕН ИЗМЕНЯТЬ состояние линий D00—D31, пока DSA * не установится высоким

120

Страница 131

ГОСТ РМЭК 821-2000

Окончание таблицы 4.1Я

llovicp параметра (см габли-цу 4.16)

Правила н замечании

30

Правило 4.39. Установив 1)7АСК* или BERR* низким, отвечающий прерыватель НЕ ДОЛЖЕН ОСВОБОЖДА ТЬ линию этого сигнала, пока не обнаружит высокими оба сигнала DS0* и DS1*

31

Правило 4.40. Отвечающий прерыватель ДОЛЖЕН ОСВОБОДИТЬ все линии D00—D3ldo освобождения DTACK* и BERR*

32

Замечание 4.38. Отвечающему прерывателю гарантируется, что на линиях IACK*. LWORD* к А01—А03 будут удерживаться достоверные уровни сигналов в течение угнанного минимального времени к тому моменту, когда он обнаружит отрицательный перепад DSA*. Это время получается из значений временных параметров 4 и 10

34

Замечание 4.39. Прерывателю гарантируется, что DSA* будет удерживаться низким в течение указанного минимального времени к тому моменту, когда он обнаружит отрицательный перепада 1ACKIN*

35

Правило 4.41. Участвующий прерыватель ДОЛЖЕН УСТАНОВИТЬ свой IACKOUT* высоким в течение указанного максимального времени после возникновения паюжительиого перепада AS*

36

Правило 4.42. Отвечающий прерыватель НЕ ДОЛЖЕН ВОЗБУЖДА ТЬ ни одну из линий D00—D3I, пока IA С KIN * не установится низким

37

Правило 4.43. Если участвующий прерыватель возбуждает любую из линий D00—D31, он ДОЛЖЕН ОСВОБОДИТЬ их до установки своего IACKOUT* низким

38А

Прави.ю 4.44. Участвующий прерыватель НЕ ДОЛЖЕН УСТАНАВЛИВА ТЬ свой IACKOVT* низким до обнаружения им низкого уровня сигнала на линии 1AC KIN*

38В

Правило 4.45. Отвечающий прерыватель НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ низким DTACK* до обнаружения им низкого IACKIN*

39

Замечание 4.40. Данный параметр гарантирует, что IACK1N* каждого из прерывателей установится высоким в течение указанного времени после возникновения положительного перепада AS*. Это время получается из значения временного параметра 35, который предписывает формирователю цепочки подтверждения прерывания и участвующим прерывателям устанавливать IACKOUT* высоким в пределах указанного максимального времени

40

Замечание 4.41. Всем прерывателям гарантируется, что на их линиях IACKIN* будут удерживаться высокие уровни сигналов в течение указанного минимальною времени между двумя последовательными циклами шины пересылки данных

41

Замечание 4.42. Данный параметр гарантирует, что на линиях А01— АОЗ и LWORD* будут удерживаться достоверные уровни сигналов в течение указанного времени после установки участвующим прерывателем низким своею IACKOUT* в пределах тайм-аута шины

43

Замечание 4.43. Данный параметр гарантирует, что AS* будет оставаться низким в течение указанного минимального времени после установки участвующим прерывателем низким своего lACKOliT* в пределах тайм-аута шины

6-3-1(44

121

Страница 132

ГОСТ Р МЭК 821-2000

Т а б .ч и и а 4.19 — Формирователь цепочки подтверждения прерывания. Правила и замечания но временним соотношениям

Номер параметра (см. таблицу 4.16>

Правила и замечании

Замечание 4.44. Поскольку объединительная плата соединяет линию IACK* с контактом IACKIN* гнезда 1, эти два сигнала эквивалентны. Поэтому все правила и замечания, относящиеся к одному из них, относятся и к другому

5

Замечание 4.45. Формирователю цепочки подтверждения прерывании гарантируется указанное минимальное время удержания высокого AS* между циклами шины пересылки данных

19

Замечание 4.46. Формирователю цепочки подтверждения прерывания гарантируется удержание AS* низким в течение указанного минимального времени. ’Это время получается из значений временных параметров 8. 16 и 2? прерывателя

32

Замечание 4.47. Формирователю цепочки подтверждения прерывания гарантируется, что 1АСК* (и IACKIN* гнезда 1) будет удерживаться достоверным в течение указанною минимального времени к моменту обнаружении им отрицательного перепада на линии DSA*

34

Правило 4.46. Если IACKIN* устанолкн них им и формирователь цепочки подтверждения прерывания обнаруживает отрицательный перепад DSA *, то этот формирователь ДОЛЖЕН УСТАНОВИТЬ IACKOUT* низким, но таимо по истечении указанного времени после появления отрицательного перепада DSA *

Замечание 4.48. Формирователь цепочки подтверждения прерывании не устанавливает IACKOUT* низким каждым раз. когда DSA* устанавливается низким. Он делает это. только если IACK* также установлен низким, показывая, что исполняется цикл подтверждения прерывания

35

/1рави.ю 4.47. Если формирователь цепочки подтверждении прерывания установил IACKOUT* низким, он ДОЛЖЕН УСТАНОВИТЬ IACKOUT* высоким в течение указанного времени noaie возникновения паюжителы/ого перепада /15*

40

Правило 4.48. Формирователь цепочки подтверждение прерывания НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ IACKOUT* низким до тех пор, пока этот сигнал не будет выдержан высокий в течение указанного минимального времени

42

Замечание 4.49. Если формирователь цепочки подтверждения прерывании устанавливает IACKOUT* низким в течение тайм-аута шины, лот временной параметр гарантирует, что 1АСК* (и 1ACKIN* гнезда 1) удерживается достоверным в течение указанного минимального времени

122

Страница 133

ГОСТ РМЭК 821—-2000

Рисунки 4.16—4.23 содержат временное диаграммы, которые определяют временное соотношения ио время циклов подтверждения прерывания.

Рисунок 4.24 определяет дополнительные временное соотношения для цепочки I ACKIN*/ IACKOUT* между циклами.

Все правила и замечания, связанные с рисунками, перечисленными ниже, также относятся к обработчикам прерываний, прерывателям и формирователям цепочки потверждения прерывания.

Рисунки 2.22—2.24 в разделе 2 определяют временное соотношения для стробов адреса и данных между циклами пересылки данных.

Рисунок 2.25 определяет временное соотношения цикла с тайм-аутом.

Рисунок 2.26 определяет временное соотношения во время процесса передачи управления шиной.

«рбгсвык    уяа>*<ы    в    нОлы«х

Номер

Обработчик прерьпижии

Прерыватель

Формирователь цепочки и олт вс рж ас них прерывания

Hipitietpi

мин.

микс.

мнн.

макс.

мни.

макс.

4

35

10

14

0

0

16

0

0

IS

0

0

19

40

30

30

32

10

10

-

Примечание — Все значения параметров в наносекундах.

Рисунок 4.16 — Временная диаграмма выбора прерывателя.

ОБРАБОТЧИК ПРЕРЫВАНИЙ и ПРЕРБ1 ВАТ ЕЛ Б. (Одно-, двух- и четырехбайтовые циклы подтверждения

прерывания)

123

ь-з

Страница 134

ГОСТРМЭК 821-2000

1АСК*

IM2WN* гчмрш 1



2,0 (CM.7V&MV

0.U 2.18H4.1SJ


DBA*


lACKOUT


AS*



жммччя нцтиш пороговых ^ша уимж в аалиах

Номер

Обработчик преримнин

Прсрыштль

Форыиропагедь цепочки лолтоержяеним прерывании

uapiMtfipa

МИН.

макс.

МИК.

макс.

VIИII.

макс.

19

40

30

30

32

-

10

-

10

-

34

30

40

35

0

30

0

30

42

-

30

-

43

-

0

-

-

Примечание — Все значения параметров в наносекундах.

Рисунок 4.17 — Временная диаграмма выбора прерывателя.

ФОРМИРОВАТЕЛЬ ЦЕПОЧКИ ПОДТВЕРЖДЕНИЯ ПРЕРЫВАНИЯ. (Одно-, двух- и четырехбантовые

циклы подтверждения прерывания)

124

Страница 135

Нимср

Обрабопнк прерываний

Прерына гель

Формироиатсль цепочки молгпсржлския прерывании

Параметра

ммп.

макс.

мим.

макс.

VI И II.

макс.

4

35

10

19

40

30

30

34

30

40

35

0

30

0

30

36

37 38А

-

0

0

0

-

-

_

_

_

_

_

39

41

43

-

-

0

0

40

-

Примечание — Все значения параметров в наносекундах.

Рисунок 4.18 — Временная диаграмма выбора прерывателя.


Участвующий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовый циклы подтверждения прерывании)

125

Страница 136

IACK0UT"


а ЮЦШ»>Р иапрпа»! IHH ШрОГИМХ уровншй уиайНы a HtftJUDt

Номер

параметра

Обработчик прерываний

Прерыватель

Формкрошлс.'н. цепочки полвсржцеиия прерывания

мин.

макс.

мин.

макс.

м ИИ.

макс.

4

35

10

14

0

0

IS

(J

0

19

40

30

30

54

Э()

40

38 В

0

39

-

40

-

П р н VI е ч а н и е — Все значения параметров в наносекундах.

Рисунок 4.19 — Временная диаграмма выбора прерывателя.

Отвечающий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовый инклы подтверждения прерывания)

126

Страница 137

ГОСТ РМЭК 821-2000

AS*

-2.0

ю)


и®-

■ш

ОООООООУ-”

WRITE

2.0 : -

DSA*

DSB"


(См т»впицу £ (


ООО ■ D31


Ч§Ь*

0.8-j-


DTACK*

8ERR*


Зиачения напряжения пороговых уровней указаны в вольтах

Номер

Обработчик прерыпаннп

Прерыватель

Формировангль цепочки подтверждения прерывания

параметра

мин.

макс.

мин.

макс.

мин.

макс.

10

0

-10

12

35

10

20

0

0

23

10

0

-

26

и

0

27

-25

0

28

30

2 Т

30

29

0

0

-

30

0

0

31

0

0

-

-

-

Примечания

1    Все значения параметров в наносекундах.

2    Г — значение тайм-аута в микросекундах.

Рисунок 4.20 — Временная диаграмма пересылки информации статуса/идентификации. ОБРАБОТЧИК ПРЕРЫВАНИЙ. (Однобайтовый цикл подтверждении прерывания)

127

Страница 138

ГОСТ Р МЭК 821-2000

ОНА* D80*

DOO-CH1

DTACK* BERI?

Эдику тцзтешнни порогами уровней ушмнн ■ кшыд

Номер

Обработчик

прермпаиии

Прерыватель

Формирователь цепочки подтверждения прерынапих

параметра

ими.

махе.

мим.

макс.

МММ.

макс.

10

0

-10

12

35

10

13

10

-

20

-

20

0

0

21

0

0

23

10

0

26

0

0

2?

-25

0

-

28

30

2 Г

30

29

0

0

-

30

0

0

31

0

0

-

Примечания

1    Все значения параметров в наносекундах.

2    Г— значение тайм-аута в микросекундах.

Рисунок 4.21 — Временная диаграмма пересылки информ;шин статуса/идентификации. ОБРАБОТЧИК ПРЕРЫВАНИЙ. (Двух- и четырехбайтовый циклы подтверждения прерывания)

128

Страница 139

Номер

Обработчик прсрынаций

Прерыватель

Формирователь цепочки пплвержлсиия прсрыпаимя

параметра

мин.

макс.

мни.

макс.

мин.

макс.

6

-

0

7

0

12

35

10

20

0

0

23

10

0

26

0

0

-